merge

hw/rtl/cache/VX_cache.v

@@ -44,7 +44,7 @@ module VX_cache #(
     parameter SNOOP_FORWARDING              = 0,
 
     // Prefetcher
-    parameter PRFQ_SIZE                     = 0,
+    parameter PRFQ_SIZE                     = 1,
     parameter PRFQ_STRIDE                   = 0,
 
     // core request tag size
@@ -490,4 +490,4 @@ module VX_cache #(
         .snp_rsp_ready          (snp_rsp_ready)
     );
     
-endmodule
+endmodule

hw/rtl/cache/VX_cache_dram_req_arb.v

@@ -10,7 +10,7 @@ module VX_cache_dram_req_arb #(
     // Dram Fill Req Queue Size
     parameter DFQQ_SIZE                     = 0,  
     // Prefetcher
-    parameter PRFQ_SIZE                     = 0,
+    parameter PRFQ_SIZE                     = 1,
     parameter PRFQ_STRIDE                   = 0
 ) (
     input  wire                                 clk,
@@ -117,4 +117,4 @@ module VX_cache_dram_req_arb #(
     assign dram_req_addr   = dwb_valid ? per_bank_dram_wb_req_addr[dwb_bank] : (dfqq_req ? dfqq_req_addr : pref_addr);
     assign {dram_req_data} = dwb_valid ? per_bank_dram_wb_req_data[dwb_bank] : 0;
 
-endmodule
+endmodule

hw/rtl/cache/VX_prefetcher.v

@@ -5,7 +5,7 @@ module VX_prefetcher #(
     parameter BANK_LINE_SIZE          = 0,
     // Size of a word in bytes
     parameter WORD_SIZE               = 0,    
-    parameter PRFQ_SIZE               = 0,
+    parameter PRFQ_SIZE               = 1,
     parameter PRFQ_STRIDE             = 0
 ) (
     input wire                          clk,
@@ -68,4 +68,4 @@ module VX_prefetcher #(
         end
     end
 
-endmodule
+endmodule