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659 B
Systemverilog
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Systemverilog
// Generated by CIRCT firtool-1.139.0
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module ExecStage(
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input io_inValid,
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input [2:0] io_in_funct3,
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input [4:0] io_in_aluFn,
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input io_in_isWord,
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input [63:0] io_src1,
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io_src2,
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output io_outValid,
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output [63:0] io_result,
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output io_branchTaken
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);
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ALU alu (
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.io_fn (io_in_aluFn),
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.io_a (io_src1),
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.io_b (io_src2),
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.io_isWord (io_in_isWord),
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.io_out (io_result)
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);
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BranchUnit branch (
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.io_funct3 (io_in_funct3),
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.io_a (io_src1),
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.io_b (io_src2),
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.io_taken (io_branchTaken)
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);
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assign io_outValid = io_inValid;
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endmodule
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