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# RISC-V Processor Simulation Environment
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## 目录结构
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sim/
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├── verilator/ # Verilator仿真环境
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│ ├── testbench.cpp # 主测试平台
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│ ├── memory.cpp/h # 内存模型
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│ └── Makefile # 构建脚本
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├── scripts/ # 测试脚本
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│ └── run_tests.sh # 批量测试运行器
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└── waves/ # 波形文件输出目录
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```
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## 快速开始
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### 1. 编译测试平台
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```bash
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cd sim/verilator
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make compile
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```
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这会：
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- 从Chisel生成Verilog代码
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- 使用Verilator编译C++测试平台
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### 2. 运行单个测试
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```bash
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make run TEST=../../riscv-tests/isa/rv64ui-p-add
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```
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或直接运行：
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```bash
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./obj_dir/VCore ../../riscv-tests/isa/rv64ui-p-add
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```
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### 3. 运行所有测试
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```bash
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cd ../scripts
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./run_tests.sh
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```
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查看结果：
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```bash
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cat test_results.txt
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## 测试结果说明
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- **PASS**: 测试通过 (tohost写入1)
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- **FAIL**: 测试失败 (tohost写入错误码)
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- **TIMEOUT**: 测试超时 (超过100,000周期)
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## tohost/fromhost 协议
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- **tohost地址**: 0x80001000
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- **fromhost地址**: 0x80001040
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- **内存基址**: 0x80000000
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- **内存大小**: 64MB
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测试程序通过向tohost地址写入来报告结果：
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- `tohost = 1`: 测试通过
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- `tohost = (error_code << 1) | 1`: 测试失败
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## 依赖项
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- Verilator (>= 4.0)
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- Scala/SBT (Chisel编译)
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- C++14编译器
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- libelf-dev (ELF文件解析)
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## 故障排查
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### 编译错误
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如果Verilator编译失败，检查：
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1. Verilog是否正确生成在 `generated/` 目录
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2. Core模块的IO接口定义
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### 测试超时
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如果测试一直超时：
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1. 增加 `MAX_CYCLES` 在 testbench.cpp
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2. 检查处理器是否正确执行指令
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3. 验证内存接口握手逻辑
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### 内存访问错误
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检查：
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1. ELF加载是否成功
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2. 内存地址映射是否正确
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3. 链接脚本中的地址与 `MEM_BASE` 一致
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