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hw/unit_tests/cache/cachesim.cpp
vendored
94
hw/unit_tests/cache/cachesim.cpp
vendored
@@ -3,6 +3,7 @@
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#include <iomanip>
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#include <iostream>
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#include <vector>
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#include <map>
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uint64_t timestamp = 0;
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@@ -33,6 +34,7 @@ CacheSim::~CacheSim() {
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trace_->close();
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//#endif
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delete cache_;
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//need to delete the req and rsp vectors
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}
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void CacheSim::attach_ram(RAM* ram) {
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@@ -74,24 +76,33 @@ void CacheSim::eval() {
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}
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void CacheSim::run(){
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#ifndef NDEBUG
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//#ifndef NDEBUG
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std::cout << timestamp << ": [sim] run()" << std::endl;
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#endif
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// reset the device
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this->reset();
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this->step();
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//#endif
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this->step();
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int valid = 15;
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// execute program
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while (!core_req_vec_.empty()) {
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for(int i = 0; i < 10; ++i){
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if(i == 1){
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this->clear_req(); //invalidate reqs
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}
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this->step();
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}
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}
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/*
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while(valid > 10){
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this->step();
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if(!cache_->core_req_valid && !cache_->core_rsp_valid){
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valid--;
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}
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}
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*/
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}
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void CacheSim::clear_req(){
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@@ -101,6 +112,8 @@ void CacheSim::clear_req(){
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void CacheSim::send_req(core_req_t *req){
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core_req_vec_.push(req);
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unsigned int *data = new unsigned int[4];
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core_rsp_vec_.insert(std::pair<unsigned int, unsigned int*>(req->tag, data));
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}
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bool CacheSim::get_core_req_ready(){
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@@ -111,49 +124,11 @@ bool CacheSim::get_core_rsp_ready(){
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return cache_->core_rsp_ready;
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}
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void CacheSim::set_core_req(){
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cache_->core_req_valid = 0xf;
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cache_->core_req_rw = 0xf;
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||||
cache_->core_req_byteen = 0xffff;
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||||
cache_->core_req_addr[0] = 0x00;
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||||
cache_->core_req_addr[1] = 0xab;
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||||
cache_->core_req_addr[2] = 0xcd;
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||||
cache_->core_req_addr[3] = 0xe1;
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||||
cache_->core_req_data[0] = 0xffffffff;
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||||
cache_->core_req_data[1] = 0x11111111;
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||||
cache_->core_req_data[2] = 0x22222222;
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||||
cache_->core_req_data[3] = 0x33333333;
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||||
cache_->core_req_tag = 0xff;
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}
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void CacheSim::set_core_req2(){
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cache_->core_req_valid = 0xf; //b1000
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||||
cache_->core_req_rw = 0x0; //b0000
|
||||
cache_->core_req_byteen = 0xffff;
|
||||
cache_->core_req_addr[0] = 0x00;
|
||||
cache_->core_req_addr[1] = 0xab;
|
||||
cache_->core_req_addr[2] = 0xcd;
|
||||
cache_->core_req_addr[3] = 0xe1;
|
||||
cache_->core_req_data[0] = 0x1111111;
|
||||
cache_->core_req_data[1] = 0x4444444;
|
||||
cache_->core_req_data[2] = 0x5555555;
|
||||
cache_->core_req_data[3] = 0x6666666;
|
||||
cache_->core_req_tag = 0xff;
|
||||
}
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void CacheSim::eval_reqs(){
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||||
//check to see if cache is accepting reqs
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if(!core_req_vec_.empty() && cache_->core_req_ready){
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core_req_t *req = core_req_vec_.front();
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||||
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||||
std::cout << "Display Req Data Contents " << std::endl;
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||||
std::cout << std::hex << "Data[0]: " << req->data[0] << std::endl;
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||||
std::cout << std::hex << "Data[1]: " << req->data[1] << std::endl;
|
||||
std::cout << std::hex << "Data[2]: " << req->data[2] << std::endl;
|
||||
std::cout << std::hex << "Data[3]: " << req->data[3] << std::endl;
|
||||
|
||||
cache_->core_req_valid = req->valid;
|
||||
cache_->core_req_rw = req->rw;
|
||||
cache_->core_req_byteen = req->byteen;
|
||||
@@ -170,19 +145,22 @@ void CacheSim::eval_reqs(){
|
||||
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||||
cache_->core_req_tag = req->tag;
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||||
std::cout << "Display Cache Data inputs: " << std::endl;
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get_core_req();
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core_req_vec_.pop();
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std::cout << "Req Popped" << std::endl;
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} else {
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clear_req();
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}
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}
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void CacheSim::eval_rsps(){
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//check to see if a request has been responded to
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//if core_rsp tag equal to the front queue tag pop it from the queue
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||||
//while the req tag == rsp tag
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||||
if (cache_->core_rsp_valid){
|
||||
core_rsp_vec_.at(cache_->core_rsp_tag)[0] = cache_->core_rsp_data[0];
|
||||
core_rsp_vec_.at(cache_->core_rsp_tag)[1] = cache_->core_rsp_data[1];
|
||||
core_rsp_vec_.at(cache_->core_rsp_tag)[2] = cache_->core_rsp_data[2];
|
||||
core_rsp_vec_.at(cache_->core_rsp_tag)[3] = cache_->core_rsp_data[3];
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||||
}
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||||
}
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||||
void CacheSim::eval_dram_bus() {
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@@ -264,10 +242,14 @@ void CacheSim::eval_dram_bus() {
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||||
//DEBUG
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||||
void CacheSim::get_core_rsp(){
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||||
std::cout << std::hex << "core_rsp_valid: " << cache_->core_rsp_valid << std::endl;
|
||||
std::cout << std::hex << "core_rsp_data: " << cache_->core_rsp_data << std::endl;
|
||||
std::cout << std::hex << "core_rsp_tag: " << cache_->core_rsp_tag << std::endl;
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||||
void CacheSim::get_core_rsp(unsigned int (&rsp)[4]){
|
||||
rsp[0] = cache_->core_rsp_data[0];
|
||||
rsp[1] = cache_->core_rsp_data[1];
|
||||
rsp[2] = cache_->core_rsp_data[2];
|
||||
rsp[3] = cache_->core_rsp_data[3];
|
||||
//std::cout << std::hex << "core_rsp_valid: " << cache_->core_rsp_valid << std::endl;
|
||||
//std::cout << std::hex << "core_rsp_data: " << cache_->core_rsp_data << std::endl;
|
||||
//std::cout << std::hex << "core_rsp_tag: " << cache_->core_rsp_tag << std::endl;
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}
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void CacheSim::get_core_req(){
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