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hw/rtl/cache/VX_cache.v
vendored
4
hw/rtl/cache/VX_cache.v
vendored
@@ -44,7 +44,7 @@ module VX_cache #(
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||||
parameter SNOOP_FORWARDING = 0,
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||||
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// Prefetcher
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||||
parameter PRFQ_SIZE = 0,
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||||
parameter PRFQ_SIZE = 1,
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||||
parameter PRFQ_STRIDE = 0,
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||||
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||||
// core request tag size
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@@ -492,4 +492,4 @@ module VX_cache #(
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.snp_rsp_ready (snp_rsp_ready)
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);
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endmodule
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||||
endmodule
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4
hw/rtl/cache/VX_cache_dram_req_arb.v
vendored
4
hw/rtl/cache/VX_cache_dram_req_arb.v
vendored
@@ -10,7 +10,7 @@ module VX_cache_dram_req_arb #(
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||||
// Dram Fill Req Queue Size
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||||
parameter DFQQ_SIZE = 0,
|
||||
// Prefetcher
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||||
parameter PRFQ_SIZE = 0,
|
||||
parameter PRFQ_SIZE = 1,
|
||||
parameter PRFQ_STRIDE = 0
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) (
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input wire clk,
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||||
@@ -117,4 +117,4 @@ module VX_cache_dram_req_arb #(
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||||
assign dram_req_addr = dwb_valid ? per_bank_dram_wb_req_addr[dwb_bank] : (dfqq_req ? dfqq_req_addr : pref_addr);
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||||
assign {dram_req_data} = dwb_valid ? per_bank_dram_wb_req_data[dwb_bank] : 0;
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||||
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||||
endmodule
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||||
endmodule
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||||
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||||
4
hw/rtl/cache/VX_prefetcher.v
vendored
4
hw/rtl/cache/VX_prefetcher.v
vendored
@@ -5,7 +5,7 @@ module VX_prefetcher #(
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||||
parameter BANK_LINE_SIZE = 0,
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||||
// Size of a word in bytes
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||||
parameter WORD_SIZE = 0,
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||||
parameter PRFQ_SIZE = 0,
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||||
parameter PRFQ_SIZE = 1,
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||||
parameter PRFQ_STRIDE = 0
|
||||
) (
|
||||
input wire clk,
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||||
@@ -68,4 +68,4 @@ module VX_prefetcher #(
|
||||
end
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||||
end
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||||
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||||
endmodule
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||||
endmodule
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||||
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Reference in New Issue
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