refactor VX_define.v

rtl/VX_define.v

@@ -159,6 +159,7 @@
 // ========================================= Dcache Configurable Knobs =========================================
 
 // General Cache Knobs
+
 // Size of cache in bytes
 `ifndef DCACHE_SIZE_BYTES
 `define DCACHE_SIZE_BYTES 4096
@@ -198,45 +199,56 @@
 `ifndef DBANK_LINE_SIZE_WORDS
 `define DBANK_LINE_SIZE_WORDS (`DBANK_LINE_SIZE_BYTES / `DWORD_SIZE_BYTES)
 `endif
+
+// Bank Number of words range
 `ifndef DBANK_LINE_SIZE_RNG
 `define DBANK_LINE_SIZE_RNG `DBANK_LINE_SIZE_WORDS-1:0
 `endif
+
 // Queues feeding into banks Knobs {1, 2, 4, 8, ...}
 
 // Core Request Queue Size
 `ifndef DREQQ_SIZE
 `define DREQQ_SIZE `NW
 `endif
+
 // Miss Reserv Queue Knob
 `ifndef DMRVQ_SIZE
 `define DMRVQ_SIZE (`NW*`NT)
 `endif
+
 // Dram Fill Rsp Queue Size
 `ifndef DDFPQ_SIZE
 `define DDFPQ_SIZE 2
 `endif
+
 // Snoop Req Queue
 `ifndef DSNRQ_SIZE
 `define DSNRQ_SIZE 8
 `endif
 
 // Queues for writebacks Knobs {1, 2, 4, 8, ...}
+
 // Core Writeback Queue Size
 `ifndef DCWBQ_SIZE
 `define DCWBQ_SIZE `DREQQ_SIZE
 `endif
+
 // Dram Writeback Queue Size
 `ifndef DDWBQ_SIZE
 `define DDWBQ_SIZE 4
 `endif
+
 // Dram Fill Req Queue Size
 `ifndef DDFQQ_SIZE
 `define DDFQQ_SIZE `DREQQ_SIZE
 `endif
+
 // Lower Level Cache Hit Queue Size
 `ifndef DLLVQ_SIZE
 `define DLLVQ_SIZE 0
 `endif
+
 // Fill Forward SNP Queue
 `ifndef DFFSQ_SIZE
 `define DFFSQ_SIZE 8
@@ -252,12 +264,10 @@
 `define DSIMULATED_DRAM_LATENCY_CYCLES 10
 `endif
 
-// ========================================= Dcache Configurable Knobs =========================================
-
-
 // ========================================= Icache Configurable Knobs =========================================
 
 // General Cache Knobs
+
 // Size of cache in bytes
 `ifndef ICACHE_SIZE_BYTES
 `define ICACHE_SIZE_BYTES 1024
@@ -298,6 +308,7 @@
 `define IBANK_LINE_SIZE_WORDS (`IBANK_LINE_SIZE_BYTES / `IWORD_SIZE_BYTES)
 `endif
 
+// Bank Number of words range
 `ifndef IBANK_LINE_SIZE_RNG
 `define IBANK_LINE_SIZE_RNG `IBANK_LINE_SIZE_WORDS-1:0
 `endif
@@ -361,8 +372,6 @@
 `define ISIMULATED_DRAM_LATENCY_CYCLES 10
 `endif
 
-// ========================================= Icache Configurable Knobs =========================================
-
 // ========================================= SM Configurable Knobs =========================================
 
 // General Cache Knobs
@@ -469,13 +478,10 @@
 `define SSIMULATED_DRAM_LATENCY_CYCLES 10
 `endif
 
-// ========================================= SM Configurable Knobs =========================================
-
-
-
 // ========================================= L2cache Configurable Knobs =========================================
 
 // General Cache Knobs
+
 // Size of cache in bytes
 `ifndef LLCACHE_SIZE_BYTES
 `define LLCACHE_SIZE_BYTES 1024
@@ -517,6 +523,7 @@
 `ifndef LLBANK_LINE_SIZE_RNG
 `define LLBANK_LINE_SIZE_RNG `LLBANK_LINE_SIZE_WORDS-1:0
 `endif
+
 // Queues feeding into banks Knobs {1, 2, 4, 8, ...}
 
 // Core Request Queue Size
@@ -540,6 +547,7 @@
 `endif
 
 // Queues for writebacks Knobs {1, 2, 4, 8, ...}
+
 // Core Writeback Queue Size
 `ifndef LLCWBQ_SIZE
 `define LLCWBQ_SIZE `LLREQQ_SIZE
@@ -575,11 +583,10 @@
 `define LLSIMULATED_DRAM_LATENCY_CYCLES 10
 `endif
 
-// ========================================= L2cache Configurable Knobs =========================================
-
-
 // ========================================= L3cache Configurable Knobs =========================================
+
 // General Cache Knobs
+
 // Size of cache in bytes
 `ifndef L3CACHE_SIZE_BYTES
 `define L3CACHE_SIZE_BYTES 1024
@@ -645,6 +652,7 @@
 `endif
 
 // Queues for writebacks Knobs {1, 2, 4, 8, ...}
+
 // Core Writeback Queue Size
 `ifndef L3CWBQ_SIZE
 `define L3CWBQ_SIZE `L3REQQ_SIZE
@@ -680,7 +688,5 @@
 `define L3SIMULATED_DRAM_LATENCY_CYCLES 10
 `endif
 
-// ========================================= L3cache Configurable Knobs =========================================
-
-
+ // VX_DEFINE
 `endif