wu-arch/vortex
1
0
Fork 0
Code Issues Pull Requests Actions Packages Projects Releases Wiki Activity

OUTPUT_REG => OUT_REG renaming

Browse Source
This commit is contained in:
Blaise Tine
2021-09-09 03:05:38 -07:00
parent a25076b9c1
commit ca46b0a0be
14 changed files with 62 additions and 62 deletions
Download Patch File Download Diff File Expand all files Collapse all files

8
hw/rtl/libs/VX_dp_ram.v
View File

@@ -5,7 +5,7 @@ module VX_dp_ram #(
parameter DATAW = 1,
parameter SIZE = 1,
parameter BYTEENW = 1,
parameter OUTPUT_REG = 0,
parameter OUT_REG = 0,
parameter NO_RWCHECK = 0,
parameter ADDRW = $clog2(SIZE),
parameter LUTRAM = 0,
@@ -35,7 +35,7 @@ module VX_dp_ram #(
`ifdef SYNTHESIS
if (LUTRAM) begin
if (OUTPUT_REG) begin
if (OUT_REG) begin
reg [DATAW-1:0] rdata_r;
if (BYTEENW > 1) begin
`USE_FAST_BRAM reg [BYTEENW-1:0][7:0] ram [SIZE-1:0];
@@ -90,7 +90,7 @@ module VX_dp_ram #(
end
end
end else begin
if (OUTPUT_REG) begin
if (OUT_REG) begin
reg [DATAW-1:0] rdata_r;
if (BYTEENW > 1) begin
@@ -173,7 +173,7 @@ module VX_dp_ram #(
end
end
`else
if (OUTPUT_REG) begin
if (OUT_REG) begin
reg [DATAW-1:0] rdata_r;
if (BYTEENW > 1) begin
reg [BYTEENW-1:0][7:0] ram [SIZE-1:0];

14
hw/rtl/libs/VX_elastic_buffer.v
View File

@@ -4,7 +4,7 @@
module VX_elastic_buffer #(
parameter DATAW = 1,
parameter SIZE = 2,
parameter OUTPUT_REG = 0,
parameter OUT_REG = 0,
parameter LUTRAM = 0
) (
input wire clk,
@@ -32,8 +32,8 @@ module VX_elastic_buffer #(
end else if (SIZE == 2) begin
VX_skid_buffer #(
.DATAW (DATAW),
.OUTPUT_REG (OUTPUT_REG)
.DATAW (DATAW),
.OUT_REG (OUT_REG)
) queue (
.clk (clk),
.reset (reset),
@@ -53,10 +53,10 @@ module VX_elastic_buffer #(
wire pop = valid_out && ready_out;
VX_fifo_queue #(
.DATAW (DATAW),
.SIZE (SIZE),
.OUTPUT_REG (OUTPUT_REG),
.LUTRAM (LUTRAM)
.DATAW (DATAW),
.SIZE (SIZE),
.OUT_REG (OUT_REG),
.LUTRAM (LUTRAM)
) queue (
.clk (clk),
.reset (reset),

22
hw/rtl/libs/VX_fifo_queue.v
View File

@@ -8,7 +8,7 @@ module VX_fifo_queue #(
parameter ALM_EMPTY = 1,
parameter ADDRW = $clog2(SIZE),
parameter SIZEW = $clog2(SIZE+1),
parameter OUTPUT_REG = 0,
parameter OUT_REG = 0,
parameter LUTRAM = 1
) (
input wire clk,
@@ -103,7 +103,7 @@ module VX_fifo_queue #(
if (SIZE == 2) begin
if (0 == OUTPUT_REG) begin
if (0 == OUT_REG) begin
reg [DATAW-1:0] shift_reg [1:0];
@@ -138,7 +138,7 @@ module VX_fifo_queue #(
end else begin
if (0 == OUTPUT_REG) begin
if (0 == OUT_REG) begin
reg [ADDRW-1:0] rd_ptr_r;
reg [ADDRW-1:0] wr_ptr_r;
@@ -154,10 +154,10 @@ module VX_fifo_queue #(
end
VX_dp_ram #(
.DATAW (DATAW),
.SIZE (SIZE),
.OUTPUT_REG (0),
.LUTRAM (LUTRAM)
.DATAW (DATAW),
.SIZE (SIZE),
.OUT_REG (0),
.LUTRAM (LUTRAM)
) dp_ram (
.clk(clk),
.wren (push),
@@ -197,10 +197,10 @@ module VX_fifo_queue #(
end
VX_dp_ram #(
.DATAW (DATAW),
.SIZE (SIZE),
.OUTPUT_REG (0),
.LUTRAM (LUTRAM)
.DATAW (DATAW),
.SIZE (SIZE),
.OUT_REG (0),
.LUTRAM (LUTRAM)
) dp_ram (
.clk (clk),
.wren (push),

4
hw/rtl/libs/VX_skid_buffer.v
View File

@@ -5,7 +5,7 @@ module VX_skid_buffer #(
parameter DATAW = 1,
parameter PASSTHRU = 0,
parameter NOBACKPRESSURE = 0,
parameter OUTPUT_REG = 0
parameter OUT_REG = 0
) (
input wire clk,
input wire reset,
@@ -51,7 +51,7 @@ module VX_skid_buffer #(
end else begin
if (OUTPUT_REG) begin
if (OUT_REG) begin
reg [DATAW-1:0] data_out_r;
reg [DATAW-1:0] buffer;

8
hw/rtl/libs/VX_sp_ram.v
View File

@@ -5,7 +5,7 @@ module VX_sp_ram #(
parameter DATAW = 1,
parameter SIZE = 1,
parameter BYTEENW = 1,
parameter OUTPUT_REG = 0,
parameter OUT_REG = 0,
parameter NO_RWCHECK = 0,
parameter ADDRW = $clog2(SIZE),
parameter LUTRAM = 0,
@@ -34,7 +34,7 @@ module VX_sp_ram #(
`ifdef SYNTHESIS
if (LUTRAM) begin
if (OUTPUT_REG) begin
if (OUT_REG) begin
reg [DATAW-1:0] rdata_r;
if (BYTEENW > 1) begin
@@ -90,7 +90,7 @@ module VX_sp_ram #(
end
end
end else begin
if (OUTPUT_REG) begin
if (OUT_REG) begin
reg [DATAW-1:0] rdata_r;
if (BYTEENW > 1) begin
@@ -173,7 +173,7 @@ module VX_sp_ram #(
end
end
`else
if (OUTPUT_REG) begin
if (OUT_REG) begin
reg [DATAW-1:0] rdata_r;
if (BYTEENW > 1) begin
reg [BYTEENW-1:0][7:0] ram [SIZE-1:0];

6
hw/rtl/libs/VX_stream_arbiter.v
View File

@@ -132,9 +132,9 @@ module VX_stream_arbiter #(
for (genvar i = 0; i < LANES; ++i) begin
VX_skid_buffer #(
.DATAW (DATAW),
.PASSTHRU (0 == BUFFERED),
.OUTPUT_REG (2 == BUFFERED)
.DATAW (DATAW),
.PASSTHRU (0 == BUFFERED),
.OUT_REG (2 == BUFFERED)
) out_buffer (
.clk (clk),
.reset (reset),

6
hw/rtl/libs/VX_stream_demux.v
View File

@@ -37,9 +37,9 @@ module VX_stream_demux #(
for (genvar i = 0; i < NUM_REQS; i++) begin
VX_skid_buffer #(
.DATAW (DATAW),
.PASSTHRU (0 == BUFFERED),
.OUTPUT_REG (2 == BUFFERED)
.DATAW (DATAW),
.PASSTHRU (0 == BUFFERED),
.OUT_REG (2 == BUFFERED)
) out_buffer (
.clk (clk),
.reset (reset),