code refactoring for Vivado compatibility
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Blaise Tine
232
hw/rtl/libs/VX_fifo_queue.sv
Normal file
232
hw/rtl/libs/VX_fifo_queue.sv
Normal file
@@ -0,0 +1,232 @@
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`include "VX_platform.vh"
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`TRACING_OFF
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module VX_fifo_queue #(
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parameter DATAW = 1,
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parameter SIZE = 2,
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parameter ALM_FULL = (SIZE - 1),
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parameter ALM_EMPTY = 1,
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parameter ADDRW = $clog2(SIZE),
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parameter SIZEW = $clog2(SIZE+1),
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parameter OUT_REG = 0,
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parameter LUTRAM = 1
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) (
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input wire clk,
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input wire reset,
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input wire push,
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input wire pop,
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input wire [DATAW-1:0] data_in,
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output wire [DATAW-1:0] data_out,
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output wire empty,
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output wire alm_empty,
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output wire full,
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output wire alm_full,
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output wire [SIZEW-1:0] size
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);
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`STATIC_ASSERT(`ISPOW2(SIZE), ("must be 0 or power of 2!"))
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if (SIZE == 1) begin
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reg [DATAW-1:0] head_r;
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reg size_r;
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always @(posedge clk) begin
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if (reset) begin
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head_r <= 0;
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size_r <= 0;
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end else begin
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`ASSERT(!push || !full, ("runtime error"));
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`ASSERT(!pop || !empty, ("runtime error"));
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if (push) begin
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if (!pop) begin
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size_r <= 1;
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end
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end else if (pop) begin
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size_r <= 0;
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end
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if (push) begin
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head_r <= data_in;
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end
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end
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||||
end
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assign data_out = head_r;
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assign empty = (size_r == 0);
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assign alm_empty = 1'b1;
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assign full = (size_r != 0);
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assign alm_full = 1'b1;
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assign size = size_r;
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end else begin
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reg empty_r, alm_empty_r;
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reg full_r, alm_full_r;
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reg [ADDRW-1:0] used_r;
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always @(posedge clk) begin
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if (reset) begin
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empty_r <= 1;
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alm_empty_r <= 1;
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full_r <= 0;
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alm_full_r <= 0;
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used_r <= 0;
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end else begin
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`ASSERT(!push || !full, ("runtime error"));
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`ASSERT(!pop || !empty, ("runtime error"));
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if (push) begin
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if (!pop) begin
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empty_r <= 0;
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if (used_r == ADDRW'(ALM_EMPTY))
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alm_empty_r <= 0;
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if (used_r == ADDRW'(SIZE-1))
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full_r <= 1;
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if (used_r == ADDRW'(ALM_FULL-1))
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alm_full_r <= 1;
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end
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end else if (pop) begin
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full_r <= 0;
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if (used_r == ADDRW'(ALM_FULL))
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alm_full_r <= 0;
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if (used_r == ADDRW'(1))
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empty_r <= 1;
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if (used_r == ADDRW'(ALM_EMPTY+1))
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alm_empty_r <= 1;
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end
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if (SIZE > 2) begin
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used_r <= used_r + ADDRW'($signed(2'(push) - 2'(pop)));
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end else begin
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// (SIZE == 2);
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used_r[0] <= used_r[0] ^ (push ^ pop);
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end
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end
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||||
end
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if (SIZE == 2) begin
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if (0 == OUT_REG) begin
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reg [DATAW-1:0] shift_reg [1:0];
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always @(posedge clk) begin
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if (push) begin
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shift_reg[1] <= shift_reg[0];
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shift_reg[0] <= data_in;
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end
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end
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assign data_out = shift_reg[!used_r[0]];
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end else begin
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reg [DATAW-1:0] data_out_r;
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reg [DATAW-1:0] buffer;
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always @(posedge clk) begin
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if (push) begin
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buffer <= data_in;
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end
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if (push && (empty_r || (used_r && pop))) begin
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data_out_r <= data_in;
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end else if (pop) begin
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data_out_r <= buffer;
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end
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end
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assign data_out = data_out_r;
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end
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||||
end else begin
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if (0 == OUT_REG) begin
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reg [ADDRW-1:0] rd_ptr_r;
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reg [ADDRW-1:0] wr_ptr_r;
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always @(posedge clk) begin
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if (reset) begin
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||||
rd_ptr_r <= 0;
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wr_ptr_r <= 0;
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end else begin
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||||
wr_ptr_r <= wr_ptr_r + ADDRW'(push);
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||||
rd_ptr_r <= rd_ptr_r + ADDRW'(pop);
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end
|
||||
end
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||||
VX_dp_ram #(
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.DATAW (DATAW),
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.SIZE (SIZE),
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.OUT_REG (0),
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.LUTRAM (LUTRAM)
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) dp_ram (
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.clk(clk),
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||||
.wren (push),
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.waddr (wr_ptr_r),
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.wdata (data_in),
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||||
.raddr (rd_ptr_r),
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||||
.rdata (data_out)
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);
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end else begin
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wire [DATAW-1:0] dout;
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reg [DATAW-1:0] dout_r;
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||||
reg [ADDRW-1:0] wr_ptr_r;
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||||
reg [ADDRW-1:0] rd_ptr_r;
|
||||
reg [ADDRW-1:0] rd_ptr_n_r;
|
||||
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||||
always @(posedge clk) begin
|
||||
if (reset) begin
|
||||
wr_ptr_r <= 0;
|
||||
rd_ptr_r <= 0;
|
||||
rd_ptr_n_r <= 1;
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end else begin
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||||
if (push) begin
|
||||
wr_ptr_r <= wr_ptr_r + ADDRW'(1);
|
||||
end
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||||
if (pop) begin
|
||||
rd_ptr_r <= rd_ptr_n_r;
|
||||
if (SIZE > 2) begin
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rd_ptr_n_r <= rd_ptr_r + ADDRW'(2);
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end else begin // (SIZE == 2);
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rd_ptr_n_r <= ~rd_ptr_n_r;
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end
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end
|
||||
end
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||||
end
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||||
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||||
VX_dp_ram #(
|
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.DATAW (DATAW),
|
||||
.SIZE (SIZE),
|
||||
.OUT_REG (0),
|
||||
.LUTRAM (LUTRAM)
|
||||
) dp_ram (
|
||||
.clk (clk),
|
||||
.wren (push),
|
||||
.waddr (wr_ptr_r),
|
||||
.wdata (data_in),
|
||||
.raddr (rd_ptr_n_r),
|
||||
.rdata (dout)
|
||||
);
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||||
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always @(posedge clk) begin
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if (push && (empty_r || ((used_r == ADDRW'(1)) && pop))) begin
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dout_r <= data_in;
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end else if (pop) begin
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dout_r <= dout;
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end
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end
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assign data_out = dout_r;
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end
|
||||
end
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assign empty = empty_r;
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assign alm_empty = alm_empty_r;
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assign full = full_r;
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||||
assign alm_full = alm_full_r;
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||||
assign size = {full_r, used_r};
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||||
end
|
||||
|
||||
endmodule
|
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`TRACING_ON
|
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