Verilator testbench for unit tests
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Blaise Tine
@@ -1,11 +1,30 @@
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all: testbench.iv
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TOP = VX_fifo_queue
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testbench.iv: testbench.v
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iverilog testbench.v -o testbench.iv -I ../../rtl/
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PARAMS ?=
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run: testbench.iv
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! vvp testbench.iv | grep 'ERROR' || false
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INCLUDE = -I../../rtl/ -I../../rtl/libs
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SRCS = main.cpp
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all: build
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CF += -std=c++11 -fms-extensions -I../..
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VF += $(PARAMS)
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VF += --language 1800-2009 --assert -Wall --trace
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VF += -Wno-DECLFILENAME
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VF += --x-initial unique
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VF += -exe $(SRCS) $(INCLUDE)
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VF += $(PARAMS)
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gen:
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verilator $(VF) -cc $(TOP).v -CFLAGS '$(CF)' --exe $(SRCS)
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build: gen
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(cd obj_dir && make -j -f V$(TOP).mk)
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run: build
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(cd obj_dir && ./V$(TOP))
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clean:
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rm testbench.iv
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rm -rf obj_dir
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58
hw/unit_tests/generic_queue/main.cpp
Normal file
58
hw/unit_tests/generic_queue/main.cpp
Normal file
@@ -0,0 +1,58 @@
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#include <cstdlib>
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#include <iostream>
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#include <stdlib.h>
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#include <vector>
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#include <chrono>
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#include "vl_simulator.h"
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#include "VVX_fifo_queue.h"
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#include "VVX_fifo_queue__Syms.h"
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static const uint32_t MAX_TICKS = 10000000;
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static const uint32_t NUM_ITERATIONS = 20000;
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using Device = VVX_fifo_queue;
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int main(int argc, char **argv) {
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// Initialize Verilators variables
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Verilated::commandArgs(argc, argv);
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vl_simulator<Device> sim;
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auto start_time = std::chrono::system_clock::now();
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// run simulation
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unit64_t ticks = sim.reset(0);
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for (;;) {
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//sim->io_in_valid = (in_sample < num_iterations * FFT_SIZE);
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//sim->io_out_ready = (out_sample < num_iterations * FFT_SIZE);
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// enqueue data
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//if (sim->io_in_valid && sim->io_in_ready) {
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//std::cout << "t" << std::dec << ticks << std::hex << " input: re=" << re << ", im=" << im << std::endl;
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//sim->io_in_data = sample;
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//}
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// dequeue data
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||||
//if (sim->io_out_valid && sim->io_out_ready) {
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||||
//std::cout << "t" << std::dec << ticks << std::hex << " output: re=" << re << ", im=" << im << std::endl;
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//test_outputs[out_sample++] = sample;
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//}
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// check for completion
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// advance clock
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ticks = sim.step(ticks, 2);
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}
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auto end_time = std::chrono::system_clock::now();
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auto latency = end_time - start_time;
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std::cout << "Average elapsed time = "
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<< std::chrono::duration<double, std::milli>(latency).count()
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<< " ms" << std::endl;
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std::cout << "Simulation run time: " << std::dec << ticks/2 << " cycles" << std::endl;
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return 0;
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}
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@@ -1,64 +0,0 @@
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`timescale 1ns/1ns
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`include "VX_fifo_queue.v"
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`define check(x, y) if ((x == y) !== 1) if ((x == y) === 0) $error("x=%h, expected=%h", x, y); else $warning("x=%h, expected=%h", x, y)
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module testbench();
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reg clk;
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reg reset;
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reg[3:0] data_in;
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reg push;
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reg pop;
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||||
wire[3:0] data_out;
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||||
wire full;
|
||||
wire empty;
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VX_fifo_queue #(
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.DATAW(4),
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.SIZE(4)
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) dut (
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.clk(clk),
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||||
.reset(reset),
|
||||
.data_in(data_in),
|
||||
.push(push),
|
||||
.pop(pop),
|
||||
.data_out(data_out),
|
||||
.empty(empty),
|
||||
.full(full),
|
||||
`UNUSED_PIN (alm_empty),
|
||||
`UNUSED_PIN (alm_full),
|
||||
`UNUSED_VAR (size)
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);
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always begin
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#1 clk = !clk;
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end
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initial begin
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$monitor ("%d: clk=%b rst=%b push=%b, pop=%b, din=%h, empty=%b, full=%b, dout=%h",
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||||
$time, clk, reset, push, pop, data_in, empty, full, data_out);
|
||||
#0 clk=0; reset=1; pop=0; push=0;
|
||||
#2 reset=0; data_in=4'ha; pop=0; push=1;
|
||||
#2 `check(full, 0); `check(data_out, 4'ha); `check(empty, 0);
|
||||
#0 data_in=4'hb;
|
||||
#2 `check(full, 0); `check(data_out, 4'ha); `check(empty, 0);
|
||||
#0 data_in=4'hc;
|
||||
#2 `check(full, 0); `check(data_out, 4'ha); `check(empty, 0);
|
||||
#0 data_in=4'hd;
|
||||
#2 `check(full, 1); `check(data_out, 4'ha); `check(empty, 0);
|
||||
#0 push=0; pop=1;
|
||||
#2 `check(full, 0); `check(data_out, 4'hb); `check(empty, 0);
|
||||
#2 `check(full, 0); `check(data_out, 4'hc); `check(empty, 0);
|
||||
#2 `check(full, 0); `check(data_out, 4'hd); `check(empty, 0);
|
||||
#2 `check(full, 0); `check(data_out, 4'ha); `check(empty, 1);
|
||||
#0 data_in=4'he; push=1; pop=0;
|
||||
#2 `check(full, 0); `check(data_out, 4'he); `check(empty, 0);
|
||||
#0 data_in=4'hf; pop=1;
|
||||
#2 `check(full, 0); `check(data_out, 4'hf); `check(empty, 0);
|
||||
#0 push=0;
|
||||
#2 `check(full, 0); `check(data_out, 4'hc); `check(empty, 1);
|
||||
#1 $finish;
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||||
end
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||||
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||||
endmodule
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||||
81
hw/unit_tests/generic_queue/vl_simulator.h
Normal file
81
hw/unit_tests/generic_queue/vl_simulator.h
Normal file
@@ -0,0 +1,81 @@
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#pragma once
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#include <array>
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||||
#include <cstdint>
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#include "verilated.h"
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#ifdef VM_TRACE
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#include <verilated_vcd_c.h> // Trace file format header
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||||
#endif
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||||
template <typename T>
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||||
class vl_simulator {
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||||
private:
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||||
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||||
T top_;
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||||
#ifdef VM_TRACE
|
||||
VerilatedVcdC tfp_;
|
||||
#endif
|
||||
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||||
public:
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||||
|
||||
vl_simulator() {
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||||
top_.clk = 0;
|
||||
top_.reset = 0;
|
||||
#ifdef VM_TRACE
|
||||
Verilated::traceEverOn(true);
|
||||
top_.trace(&tfp_, 99);
|
||||
tfp_.open("trace.vcd");
|
||||
#endif
|
||||
}
|
||||
|
||||
~vl_simulator() {
|
||||
#ifdef VM_TRACE
|
||||
tfp_.close();
|
||||
#endif
|
||||
top_.final();
|
||||
}
|
||||
|
||||
uint64_t reset(uint64_t ticks) {
|
||||
top_.reset = 1;
|
||||
ticks = this->step(ticks, 2);
|
||||
top_.reset = 0;
|
||||
return ticks;
|
||||
}
|
||||
|
||||
uint64_t step(uint64_t ticks, uint32_t count = 1) {
|
||||
while (count--) {
|
||||
top_.eval();
|
||||
#ifdef VM_TRACE
|
||||
tfp_.dump(ticks);
|
||||
#endif
|
||||
top_.clk = !top_.clk;
|
||||
++ticks;
|
||||
}
|
||||
return ticks;
|
||||
}
|
||||
|
||||
auto operator->() {
|
||||
return &top_;
|
||||
}
|
||||
};
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||||
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||||
template <typename... Args>
|
||||
void vl_setw(uint32_t* sig, Args&&... args) {
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||||
std::array<uint32_t, sizeof... (Args)> arr{static_cast<uint32_t>(std::forward<Args>(args))...};
|
||||
for (size_t i = 0; i < sizeof... (Args); ++i) {
|
||||
sig[i] = arr[i];
|
||||
}
|
||||
}
|
||||
|
||||
template <typename... Args>
|
||||
int vl_cmpw(const uint32_t* sig, Args&&... args) {
|
||||
std::array<uint32_t, sizeof... (Args)> arr{static_cast<uint32_t>(std::forward<Args>(args))...};
|
||||
for (size_t i = 0; i < sizeof... (Args); ++i) {
|
||||
if (sig[i] < arr[i])
|
||||
return -1;
|
||||
if (sig[i] > arr[i])
|
||||
return 1;
|
||||
}
|
||||
return 0;
|
||||
}
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