adding sockets support to simx and cache subsystem refactoring
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@@ -70,6 +70,7 @@ inline std::ostream &operator<<(std::ostream &os, const RegType& type) {
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case RegType::Integer: os << "x"; break;
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case RegType::Float: os << "f"; break;
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case RegType::Vector: os << "v"; break;
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default: assert(false);
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}
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return os;
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}
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@@ -112,6 +113,7 @@ inline std::ostream &operator<<(std::ostream &os, const AluType& type) {
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case AluType::SYSCALL: os << "SYSCALL"; break;
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case AluType::IMUL: os << "IMUL"; break;
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case AluType::IDIV: os << "IDIV"; break;
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default: assert(false);
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}
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return os;
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}
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@@ -129,6 +131,7 @@ inline std::ostream &operator<<(std::ostream &os, const LsuType& type) {
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case LsuType::LOAD: os << "LOAD"; break;
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case LsuType::STORE: os << "STORE"; break;
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case LsuType::FENCE: os << "FENCE"; break;
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default: assert(false);
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}
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return os;
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}
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@@ -146,6 +149,7 @@ inline std::ostream &operator<<(std::ostream &os, const AddrType& type) {
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case AddrType::Global: os << "Global"; break;
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case AddrType::Shared: os << "Shared"; break;
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case AddrType::IO: os << "IO"; break;
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default: assert(false);
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}
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return os;
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}
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@@ -174,6 +178,7 @@ inline std::ostream &operator<<(std::ostream &os, const FpuType& type) {
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case FpuType::FDIV: os << "FDIV"; break;
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case FpuType::FSQRT: os << "FSQRT"; break;
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case FpuType::FCVT: os << "FCVT"; break;
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default: assert(false);
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}
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return os;
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}
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@@ -205,6 +210,7 @@ inline std::ostream &operator<<(std::ostream &os, const SfuType& type) {
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case SfuType::CSRRS: os << "CSRRS"; break;
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case SfuType::CSRRC: os << "CSRRC"; break;
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case SfuType::CMOV: os << "CMOV"; break;
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default: assert(false);
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}
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return os;
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}
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@@ -220,6 +226,7 @@ inline std::ostream &operator<<(std::ostream &os, const ArbiterType& type) {
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switch (type) {
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case ArbiterType::Priority: os << "Priority"; break;
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case ArbiterType::RoundRobin: os << "RoundRobin"; break;
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default: assert(false);
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}
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return os;
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}
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