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186
rtl/VX_gpr.v
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@@ -28,102 +28,102 @@ module VX_gpr (
// ); // );
// ======= // =======
byte_enabled_simple_dual_port_ram first_ram( // byte_enabled_simple_dual_port_ram first_ram(
.we (write_enable), // .we (write_enable),
.clk (clk), // .clk (clk),
.waddr (VX_writeback_inter.rd), // .waddr (VX_writeback_inter.rd),
.raddr1(VX_gpr_read.rs1), // .raddr1(VX_gpr_read.rs1),
.be (VX_writeback_inter.wb_valid), // .be (VX_writeback_inter.wb_valid),
.wdata (VX_writeback_inter.write_data), // .wdata (VX_writeback_inter.write_data),
.q1 (out_a_reg_data) // .q1 (out_a_reg_data)
); // );
byte_enabled_simple_dual_port_ram second_ram( // byte_enabled_simple_dual_port_ram second_ram(
.we (write_enable), // .we (write_enable),
.clk (clk), // .clk (clk),
.waddr (VX_writeback_inter.rd), // .waddr (VX_writeback_inter.rd),
.raddr1(VX_gpr_read.rs2), // .raddr1(VX_gpr_read.rs2),
.be (VX_writeback_inter.wb_valid), // .be (VX_writeback_inter.wb_valid),
.wdata (VX_writeback_inter.write_data), // .wdata (VX_writeback_inter.write_data),
.q1 (out_b_reg_data) // .q1 (out_b_reg_data)
); // );
// wire[127:0] write_bit_mask = {{32{~(VX_writeback_inter.wb_valid[3])}}, {32{~(VX_writeback_inter.wb_valid[2])}}, {32{~(VX_writeback_inter.wb_valid[1])}}, {32{~(VX_writeback_inter.wb_valid[0])}}}; // wire[127:0] write_bit_mask = {{32{~(VX_writeback_inter.wb_valid[3])}}, {32{~(VX_writeback_inter.wb_valid[2])}}, {32{~(VX_writeback_inter.wb_valid[1])}}, {32{~(VX_writeback_inter.wb_valid[0])}}};
// /* verilator lint_off PINCONNECTEMPTY */ /* verilator lint_off PINCONNECTEMPTY */
// rf2_32x128_wm1 first_ram ( rf2_32x128_wm1 first_ram (
// .CENYA(), .CENYA(),
// .AYA(), .AYA(),
// .CENYB(), .CENYB(),
// .WENYB(), .WENYB(),
// .AYB(), .AYB(),
// .QA(out_a_reg_data), .QA(out_a_reg_data),
// .SOA(), .SOA(),
// .SOB(), .SOB(),
// .CLKA(clk), .CLKA(clk),
// .CENA(1'b0), .CENA(1'b0),
// .AA(VX_gpr_read.rs1), .AA(VX_gpr_read.rs1),
// .CLKB(clk), .CLKB(clk),
// .CENB(1'b0), .CENB(1'b0),
// .WENB(write_bit_mask), .WENB(write_bit_mask),
// .AB(VX_writeback_inter.rd), .AB(VX_writeback_inter.rd),
// .DB(VX_writeback_inter.write_data), .DB(VX_writeback_inter.write_data),
// .EMAA(3'b011), .EMAA(3'b011),
// .EMASA(1'b0), .EMASA(1'b0),
// .EMAB(3'b011), .EMAB(3'b011),
// .TENA(1'b1), .TENA(1'b1),
// .TCENA(1'b0), .TCENA(1'b0),
// .TAA(5'b0), .TAA(5'b0),
// .TENB(1'b1), .TENB(1'b1),
// .TCENB(1'b0), .TCENB(1'b0),
// .TWENB(128'b0), .TWENB(128'b0),
// .TAB(5'b0), .TAB(5'b0),
// .TDB(128'b0), .TDB(128'b0),
// .RET1N(1'b1), .RET1N(1'b1),
// .SIA(2'b0), .SIA(2'b0),
// .SEA(1'b0), .SEA(1'b0),
// .DFTRAMBYP(1'b0), .DFTRAMBYP(1'b0),
// .SIB(2'b0), .SIB(2'b0),
// .SEB(1'b0), .SEB(1'b0),
// .COLLDISN(1'b1) .COLLDISN(1'b1)
// ); );
// /* verilator lint_on PINCONNECTEMPTY */ /* verilator lint_on PINCONNECTEMPTY */
// /* verilator lint_off PINCONNECTEMPTY */ /* verilator lint_off PINCONNECTEMPTY */
// rf2_32x128_wm1 second_ram ( rf2_32x128_wm1 second_ram (
// .CENYA(), .CENYA(),
// .AYA(), .AYA(),
// .CENYB(), .CENYB(),
// .WENYB(), .WENYB(),
// .AYB(), .AYB(),
// .QA(out_b_reg_data), .QA(out_b_reg_data),
// .SOA(), .SOA(),
// .SOB(), .SOB(),
// .CLKA(clk), .CLKA(clk),
// .CENA(1'b0), .CENA(1'b0),
// .AA(VX_gpr_read.rs2), .AA(VX_gpr_read.rs2),
// .CLKB(clk), .CLKB(clk),
// .CENB(1'b0), .CENB(1'b0),
// .WENB(write_bit_mask), .WENB(write_bit_mask),
// .AB(VX_writeback_inter.rd), .AB(VX_writeback_inter.rd),
// .DB(VX_writeback_inter.write_data), .DB(VX_writeback_inter.write_data),
// .EMAA(3'b011), .EMAA(3'b011),
// .EMASA(1'b0), .EMASA(1'b0),
// .EMAB(3'b011), .EMAB(3'b011),
// .TENA(1'b1), .TENA(1'b1),
// .TCENA(1'b0), .TCENA(1'b0),
// .TAA(5'b0), .TAA(5'b0),
// .TENB(1'b1), .TENB(1'b1),
// .TCENB(1'b0), .TCENB(1'b0),
// .TWENB(128'b0), .TWENB(128'b0),
// .TAB(5'b0), .TAB(5'b0),
// .TDB(128'b0), .TDB(128'b0),
// .RET1N(1'b1), .RET1N(1'b1),
// .SIA(2'b0), .SIA(2'b0),
// .SEA(1'b0), .SEA(1'b0),
// .DFTRAMBYP(1'b0), .DFTRAMBYP(1'b0),
// .SIB(2'b0), .SIB(2'b0),
// .SEB(1'b0), .SEB(1'b0),
// .COLLDISN(1'b1) .COLLDISN(1'b1)
// ); );
endmodule endmodule