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rtl/VX_define.v

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+`define R_INST 7'd51
+`define L_INST 7'd3
+`define ALU_INST 7'd19
+`define S_INST 7'd35
+`define B_INST 7'd99
+`define LUI_INST 7'd55
+`define AUIPC_INST 7'd23
+`define JAL_INST 7'd111
+`define JALR_INST 7'd103
+`define SYS_INST 7'd115
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+`define WB_ALU 2'h1
+`define WB_MEM 2'h2
+`define WB_JAL 2'h3
+`define NO_WB  2'h0
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+
+`define RS2_IMMED 1
+`define RS2_REG 0
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+`define NO_MEM_READ  3'h7
+`define LB_MEM_READ  3'h0
+`define LH_MEM_READ  3'h1
+`define LW_MEM_READ  3'h2
+`define LBU_MEM_READ 3'h4
+`define LHU_MEM_READ 3'h5
+
+
+`define NO_MEM_WRITE 3'h7
+`define SB_MEM_WRITE 3'h0
+`define SH_MEM_WRITE 3'h1
+`define SW_MEM_WRITE 3'h2
+
+
+`define NO_BRANCH 3'h0
+`define BEQ 3'h1
+`define BNE 3'h2
+`define BLT 3'h3
+`define BGT 3'h4
+`define BLTU 3'h5
+`define BGTU 3'h6
+
+
+`define NO_ALU 4'd15
+`define ADD 4'd0
+`define SUB 4'd1
+`define SLLA 4'd2
+`define SLT 4'd3
+`define SLTU 4'd4
+`define XOR 4'd5
+`define SRL 4'd6
+`define SRA 4'd7
+`define OR 4'd8
+`define AND 4'd9
+`define SUBU 4'd10
+`define LUI_ALU 4'd11
+`define AUIPC_ALU 4'd12
+`define CSR_ALU_RW 4'd13
+`define CSR_ALU_RS 4'd14
+`define CSR_ALU_RC 4'd15
+
+
+
+// WRITEBACK
+`define WB_ALU 2'h1
+`define WB_MEM 2'h2
+`define WB_JAL 2'h3
+`define NO_WB  2'h0
+
+
+// JAL
+`define JUMP 1'h1
+`define NO_JUMP 1'h0
+
+// STALLS
+`define STALL 1'h1
+`define NO_STALL 1'h0
+
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+`define TAKEN 1'b1
+`define NOT_TAKEN 1'b0
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+`define ZERO_REG 5'h0
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