fixed l2/l3 caches related bugs
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@@ -30,11 +30,13 @@ module VX_fifo_queue #(
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head_r <= 0;
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size_r <= 0;
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end else begin
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if (push && !pop) begin
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assert(!full);
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size_r <= 1;
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end else if (pop && !push) begin
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assert(!empty);
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assert(!push || !full);
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assert(!pop || !empty);
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if (push) begin
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if (!pop) begin
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size_r <= 1;
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end
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end else if (pop) begin
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||||
size_r <= 0;
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||||
end
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if (push) begin
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@@ -62,13 +64,14 @@ module VX_fifo_queue #(
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end else begin
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assert(!push || !full);
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assert(!pop || !empty);
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if (push && !pop) begin
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empty_r <= 0;
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if (used_r == ADDRW'(SIZE-1)) begin
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full_r <= 1;
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if (push) begin
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if (!pop) begin
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empty_r <= 0;
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if (used_r == ADDRW'(SIZE-1)) begin
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||||
full_r <= 1;
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end
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||||
end
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||||
end
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if (pop && !push) begin
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end else if (pop) begin
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full_r <= 0;
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if (used_r == ADDRW'(1)) begin
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empty_r <= 1;
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