wu-arch/chipyard
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rename makefiles | move verilog rule to common.mk

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abejgonzalez
2019-03-08 16:47:27 -08:00
parent eb44ae13d4
commit 8b899c519d
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sims/verisim/Makefile
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@@ -11,7 +11,7 @@ sim_dir=$(abspath .)
#########################################################################################
# include shared variables
#########################################################################################
include $(base_dir)/Makefrag-Variables
include $(base_dir)/variables.mk
#########################################################################################
# name of simulator (used to generate *.f arguments file)
@@ -32,8 +32,8 @@ debug: $(sim_debug)
#########################################################################################
# import other necessary rules and variables
#########################################################################################
include $(base_dir)/Makefrag
include $(sim_dir)/Makefrag-Verilator
include $(base_dir)/common.mk
include $(sim_dir)/verilator.mk
#########################################################################################
# verilator build paths and file names