22 lines
498 B
Systemverilog
22 lines
498 B
Systemverilog
// Generated by CIRCT firtool-1.139.0
|
|
module BranchUnit(
|
|
input [2:0] io_funct3,
|
|
input [63:0] io_a,
|
|
io_b,
|
|
output io_taken
|
|
);
|
|
|
|
wire _io_taken_T_11 = io_funct3 == 3'h0 & io_a == io_b;
|
|
wire [7:0] _GEN =
|
|
{{io_a >= io_b},
|
|
{io_a < io_b},
|
|
{$signed(io_a) >= $signed(io_b)},
|
|
{$signed(io_a) < $signed(io_b)},
|
|
{_io_taken_T_11},
|
|
{_io_taken_T_11},
|
|
{io_a != io_b},
|
|
{_io_taken_T_11}};
|
|
assign io_taken = _GEN[io_funct3];
|
|
endmodule
|
|
|