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582917df99
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main
| Author | SHA1 | Date | |
|---|---|---|---|
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2
.gitignore
vendored
2
.gitignore
vendored
@@ -8,6 +8,8 @@
|
|||||||
*.code-workspace
|
*.code-workspace
|
||||||
target/*
|
target/*
|
||||||
.vscode
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.vscode
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|
test_run_dir
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||||||
|
target
|
||||||
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|
||||||
# virtual machine crash logs, see http://www.java.com/en/download/help/error_hotspot.xml
|
# virtual machine crash logs, see http://www.java.com/en/download/help/error_hotspot.xml
|
||||||
hs_err_pid*
|
hs_err_pid*
|
||||||
|
|||||||
446
Core.sv
446
Core.sv
@@ -19,7 +19,6 @@
|
|||||||
//
|
//
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||||||
//////////////////////////////////////////////////////////////////////////////////
|
//////////////////////////////////////////////////////////////////////////////////
|
||||||
|
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module Core(
|
module Core(
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input clock,
|
input clock,
|
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reset,
|
reset,
|
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@@ -29,10 +28,13 @@ module Core(
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|||||||
input [31:0] io_dmem_rdata,
|
input [31:0] io_dmem_rdata,
|
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output io_dmem_wen,
|
output io_dmem_wen,
|
||||||
output [31:0] io_dmem_wdata,
|
output [31:0] io_dmem_wdata,
|
||||||
output io_exit,
|
output [3:0] io_anodes,
|
||||||
output [31:0] s0_value
|
output [6:0] io_segments,
|
||||||
);
|
output io_exit
|
||||||
|
);
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||||||
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|
wire exe_jmp_flg;
|
||||||
|
wire exe_br_flg;
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wire [31:0] _regfile_ext_R0_data;
|
wire [31:0] _regfile_ext_R0_data;
|
||||||
wire [31:0] _regfile_ext_R1_data;
|
wire [31:0] _regfile_ext_R1_data;
|
||||||
reg [31:0] id_reg_pc;
|
reg [31:0] id_reg_pc;
|
||||||
@@ -41,111 +43,170 @@ module Core(
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|||||||
reg [4:0] exe_reg_wb_addr;
|
reg [4:0] exe_reg_wb_addr;
|
||||||
reg [31:0] exe_reg_op1_data;
|
reg [31:0] exe_reg_op1_data;
|
||||||
reg [31:0] exe_reg_op2_data;
|
reg [31:0] exe_reg_op2_data;
|
||||||
reg [31:0] exe_reg_rs2_data;
|
reg [31:0] exe_reg_rt_data;
|
||||||
reg [4:0] exe_reg_exe_fun;
|
reg [4:0] exe_reg_exe_fun;
|
||||||
reg [1:0] exe_reg_mem_wen;
|
reg [1:0] exe_reg_mem_wen;
|
||||||
reg [1:0] exe_reg_rf_wen;
|
reg [1:0] exe_reg_rf_wen;
|
||||||
reg [2:0] exe_reg_wb_sel;
|
reg [2:0] exe_reg_wb_sel;
|
||||||
reg [31:0] exe_reg_imm_b_sext;
|
reg [31:0] exe_reg_imm_i_sext;
|
||||||
reg [31:0] mem_reg_pc;
|
reg [31:0] mem_reg_pc;
|
||||||
reg [4:0] mem_reg_wb_addr;
|
reg [4:0] mem_reg_wb_addr;
|
||||||
reg [31:0] mem_reg_alu_out;
|
reg [31:0] mem_reg_rt_data;
|
||||||
reg [31:0] mem_reg_rs2_data;
|
reg [1:0] mem_reg_mem_wen;
|
||||||
reg [1:0] mem_reg_rf_wen;
|
reg [1:0] mem_reg_rf_wen;
|
||||||
reg [2:0] mem_reg_wb_sel;
|
reg [2:0] mem_reg_wb_sel;
|
||||||
reg [1:0] mem_reg_mem_wen;
|
reg [31:0] mem_reg_alu_out;
|
||||||
reg [4:0] wb_reg_wb_addr;
|
reg [4:0] wb_reg_wb_addr;
|
||||||
reg [1:0] wb_reg_rf_wen;
|
reg [1:0] wb_reg_rf_wen;
|
||||||
reg [31:0] wb_reg_wb_data;
|
reg [31:0] wb_reg_wb_data;
|
||||||
reg [31:0] if_reg_pc;
|
reg [31:0] if_reg_pc;
|
||||||
wire _id_rs2_data_T_5 = wb_reg_rf_wen == 2'h1;
|
wire _id_inst_T = exe_br_flg | exe_jmp_flg;
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||||||
wire exe_br_flg =
|
wire _id_rt_data_T_2 = exe_reg_rf_wen == 2'h1;
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exe_reg_exe_fun == 5'hC
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wire stall_flg =
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||||||
? exe_reg_op1_data != exe_reg_op2_data
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_id_rt_data_T_2 & (|(id_reg_inst[25:21])) & id_reg_inst[25:21] == exe_reg_wb_addr
|
||||||
: exe_reg_exe_fun == 5'hB & exe_reg_op1_data == exe_reg_op2_data;
|
| _id_rt_data_T_2 & (|(id_reg_inst[20:16])) & id_reg_inst[20:16] == exe_reg_wb_addr;
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||||||
wire exe_jmp_flg = exe_reg_wb_sel == 3'h3;
|
wire [31:0] id_inst = _id_inst_T | stall_flg ? 32'h20000000 : id_reg_inst;
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||||||
|
wire _id_rt_data_T_8 = wb_reg_rf_wen == 2'h1;
|
||||||
|
wire _exe_alu_out_T = exe_reg_exe_fun == 5'h1;
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||||||
|
wire [31:0] _exe_alu_out_T_1 = exe_reg_op1_data + exe_reg_op2_data;
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||||||
|
wire _exe_alu_out_T_3 = exe_reg_exe_fun == 5'h2;
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|
wire [31:0] _exe_alu_out_T_4 = exe_reg_op1_data - exe_reg_op2_data;
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||||||
|
wire _exe_alu_out_T_6 = exe_reg_exe_fun == 5'h3;
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||||||
|
wire [31:0] _exe_alu_out_T_7 = exe_reg_op1_data & exe_reg_op2_data;
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||||||
|
wire _exe_alu_out_T_8 = exe_reg_exe_fun == 5'h4;
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||||||
|
wire [31:0] _exe_alu_out_T_9 = exe_reg_op1_data | exe_reg_op2_data;
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||||||
|
wire _exe_alu_out_T_10 = exe_reg_exe_fun == 5'h5;
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||||||
|
wire [31:0] _exe_alu_out_T_11 = exe_reg_op1_data ^ exe_reg_op2_data;
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||||||
|
wire _exe_alu_out_T_12 = exe_reg_exe_fun == 5'h6;
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||||||
|
wire [62:0] _exe_alu_out_T_14 = {31'h0, exe_reg_op1_data} << exe_reg_op2_data[4:0];
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||||||
|
wire _exe_alu_out_T_16 = exe_reg_exe_fun == 5'h7;
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||||||
|
wire [31:0] _GEN = {27'h0, exe_reg_op2_data[4:0]};
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||||||
|
wire [31:0] _exe_alu_out_T_18 = exe_reg_op1_data >> _GEN;
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|
wire _exe_alu_out_T_19 = exe_reg_exe_fun == 5'h8;
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|
wire [31:0] _exe_alu_out_T_22 = $signed($signed(exe_reg_op1_data) >>> _GEN);
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||||||
|
wire _exe_alu_out_T_24 = exe_reg_exe_fun == 5'h9;
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||||||
|
wire _exe_alu_out_T_28 = exe_reg_exe_fun == 5'hD;
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||||||
|
wire [31:0] _exe_alu_out_T_29 = _exe_alu_out_T_28 ? exe_reg_op1_data : 32'h0;
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||||||
|
wire [31:0] _GEN_0 = {31'h0, $signed(exe_reg_op1_data) < $signed(exe_reg_op2_data)};
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||||||
|
wire [31:0] exe_alu_out =
|
||||||
|
_exe_alu_out_T
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||||||
|
? _exe_alu_out_T_1
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|
: _exe_alu_out_T_3
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|
? _exe_alu_out_T_4
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||||||
|
: _exe_alu_out_T_6
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||||||
|
? _exe_alu_out_T_7
|
||||||
|
: _exe_alu_out_T_8
|
||||||
|
? _exe_alu_out_T_9
|
||||||
|
: _exe_alu_out_T_10
|
||||||
|
? _exe_alu_out_T_11
|
||||||
|
: _exe_alu_out_T_12
|
||||||
|
? _exe_alu_out_T_14[31:0]
|
||||||
|
: _exe_alu_out_T_16
|
||||||
|
? _exe_alu_out_T_18
|
||||||
|
: _exe_alu_out_T_19
|
||||||
|
? _exe_alu_out_T_22
|
||||||
|
: _exe_alu_out_T_24 ? _GEN_0 : _exe_alu_out_T_29;
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||||||
|
assign exe_br_flg =
|
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|
exe_reg_exe_fun == 5'hB
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|
? exe_reg_op1_data == exe_reg_op2_data
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||||||
|
: exe_reg_exe_fun == 5'hC & exe_reg_op1_data != exe_reg_op2_data;
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||||||
|
assign exe_jmp_flg = exe_reg_wb_sel == 3'h3;
|
||||||
|
wire [31:0] mem_wb_data =
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|
mem_reg_wb_sel == 3'h2
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||||||
|
? io_dmem_rdata
|
||||||
|
: mem_reg_wb_sel == 3'h3 ? mem_reg_pc + 32'h4 : mem_reg_alu_out;
|
||||||
always @(posedge clock) begin
|
always @(posedge clock) begin
|
||||||
automatic logic _id_inst_T = exe_br_flg | exe_jmp_flg;
|
if (reset) begin
|
||||||
automatic logic _id_rs2_data_hazard_T = exe_reg_rf_wen == 2'h1;
|
id_reg_pc <= 32'h0;
|
||||||
automatic logic stall_flg;
|
id_reg_inst <= 32'h0;
|
||||||
automatic logic [31:0] id_inst;
|
exe_reg_pc <= 32'h0;
|
||||||
automatic logic _id_rs2_data_T_2;
|
exe_reg_wb_addr <= 5'h0;
|
||||||
automatic logic _id_rs2_data_T;
|
exe_reg_op1_data <= 32'h0;
|
||||||
automatic logic [31:0] _id_rs2_data_T_8;
|
exe_reg_op2_data <= 32'h0;
|
||||||
automatic logic [16:0] _GEN;
|
exe_reg_rt_data <= 32'h0;
|
||||||
automatic logic _csignals_T_5;
|
exe_reg_exe_fun <= 5'h0;
|
||||||
automatic logic [19:0] _GEN_0;
|
exe_reg_mem_wen <= 2'h0;
|
||||||
automatic logic _csignals_T_7;
|
exe_reg_rf_wen <= 2'h0;
|
||||||
|
exe_reg_wb_sel <= 3'h0;
|
||||||
|
exe_reg_imm_i_sext <= 32'h0;
|
||||||
|
mem_reg_pc <= 32'h0;
|
||||||
|
mem_reg_wb_addr <= 5'h0;
|
||||||
|
mem_reg_rt_data <= 32'h0;
|
||||||
|
mem_reg_mem_wen <= 2'h0;
|
||||||
|
mem_reg_rf_wen <= 2'h0;
|
||||||
|
mem_reg_wb_sel <= 3'h0;
|
||||||
|
mem_reg_alu_out <= 32'h0;
|
||||||
|
wb_reg_wb_addr <= 5'h0;
|
||||||
|
wb_reg_rf_wen <= 2'h0;
|
||||||
|
wb_reg_wb_data <= 32'h0;
|
||||||
|
if_reg_pc <= 32'h0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
automatic logic _id_rt_data_T_5;
|
||||||
|
automatic logic _id_rt_data_T;
|
||||||
|
automatic logic _id_rt_data_T_3;
|
||||||
|
automatic logic _id_rt_data_T_6;
|
||||||
|
automatic logic _id_rt_data_T_9;
|
||||||
|
automatic logic [31:0] id_imm_i_sext;
|
||||||
|
automatic logic _csignals_T_1 = id_inst[31:26] == 6'h23;
|
||||||
|
automatic logic _csignals_T_3;
|
||||||
|
automatic logic [11:0] _GEN_1 = {id_inst[31:26], id_inst[5:0]};
|
||||||
|
automatic logic _csignals_T_5 = _GEN_1 == 12'h20;
|
||||||
|
automatic logic _csignals_T_7 = id_inst[31:26] == 6'h8;
|
||||||
automatic logic _csignals_T_9;
|
automatic logic _csignals_T_9;
|
||||||
automatic logic _csignals_T_11;
|
automatic logic _csignals_T_11;
|
||||||
automatic logic _csignals_T_13;
|
automatic logic _csignals_T_13;
|
||||||
automatic logic _csignals_T_15;
|
automatic logic _csignals_T_15;
|
||||||
automatic logic _csignals_T_17;
|
automatic logic _csignals_T_17;
|
||||||
automatic logic _csignals_T_19;
|
automatic logic _csignals_T_19;
|
||||||
automatic logic [16:0] _GEN_1;
|
|
||||||
automatic logic _csignals_T_21;
|
automatic logic _csignals_T_21;
|
||||||
automatic logic _csignals_T_23;
|
automatic logic _csignals_T_23;
|
||||||
automatic logic _csignals_T_25;
|
automatic logic _csignals_T_25;
|
||||||
|
automatic logic [16:0] _GEN_2 = {id_inst[31:21], id_inst[5:0]};
|
||||||
automatic logic _csignals_T_27;
|
automatic logic _csignals_T_27;
|
||||||
automatic logic _csignals_T_29;
|
automatic logic _csignals_T_29;
|
||||||
automatic logic _csignals_T_31;
|
automatic logic _csignals_T_31;
|
||||||
automatic logic _csignals_T_33;
|
automatic logic _csignals_T_33;
|
||||||
automatic logic _csignals_T_35;
|
automatic logic _csignals_T_35;
|
||||||
automatic logic _csignals_T_37;
|
|
||||||
automatic logic _csignals_T_39;
|
|
||||||
automatic logic _GEN_2;
|
|
||||||
automatic logic _GEN_3;
|
automatic logic _GEN_3;
|
||||||
|
automatic logic _GEN_4;
|
||||||
automatic logic [1:0] csignals_1;
|
automatic logic [1:0] csignals_1;
|
||||||
automatic logic [2:0] _csignals_T_95;
|
automatic logic [2:0] csignals_2;
|
||||||
automatic logic [31:0] _GEN_4 = {27'h0, exe_reg_op2_data[4:0]};
|
automatic logic _GEN_5;
|
||||||
automatic logic [62:0] _exe_alu_out_T_8 =
|
automatic logic _GEN_6;
|
||||||
{31'h0, exe_reg_op1_data} << exe_reg_op2_data[4:0];
|
_id_rt_data_T_5 = mem_reg_rf_wen == 2'h1;
|
||||||
automatic logic [31:0] exe_alu_out;
|
_id_rt_data_T = id_inst[20:16] == 5'h0;
|
||||||
stall_flg =
|
_id_rt_data_T_3 = id_inst[20:16] == exe_reg_wb_addr & _id_rt_data_T_2;
|
||||||
_id_rs2_data_hazard_T & (|(id_reg_inst[25:21]))
|
_id_rt_data_T_6 = id_inst[20:16] == mem_reg_wb_addr & _id_rt_data_T_5;
|
||||||
& id_reg_inst[25:21] == exe_reg_wb_addr | _id_rs2_data_hazard_T
|
_id_rt_data_T_9 = id_inst[20:16] == wb_reg_wb_addr & _id_rt_data_T_8;
|
||||||
& (|(id_reg_inst[20:16])) & id_reg_inst[20:16] == exe_reg_wb_addr;
|
id_imm_i_sext = {{16{id_inst[15]}}, id_inst[15:0]};
|
||||||
id_inst = _id_inst_T | stall_flg ? 32'h0 : id_reg_inst;
|
_csignals_T_3 = id_inst[31:26] == 6'h2B;
|
||||||
_id_rs2_data_T_2 = mem_reg_rf_wen == 2'h1;
|
_csignals_T_9 = _GEN_1 == 12'h22;
|
||||||
_id_rs2_data_T = id_reg_inst[20:16] == 5'h0;
|
_csignals_T_11 = _GEN_1 == 12'h24;
|
||||||
_id_rs2_data_T_8 =
|
_csignals_T_13 = _GEN_1 == 12'h25;
|
||||||
id_reg_inst[20:16] == mem_reg_wb_addr & _id_rs2_data_T_2
|
_csignals_T_15 = _GEN_1 == 12'h26;
|
||||||
? mem_reg_alu_out
|
_csignals_T_17 = id_inst[31:26] == 6'hC;
|
||||||
: id_reg_inst[20:16] == wb_reg_wb_addr & _id_rs2_data_T_5
|
_csignals_T_19 = id_inst[31:26] == 6'hD;
|
||||||
? wb_reg_wb_data
|
_csignals_T_21 = _GEN_1 == 12'h2A;
|
||||||
: _regfile_ext_R0_data;
|
_csignals_T_23 = id_inst[31:26] == 6'h4;
|
||||||
_GEN = {id_inst[31:26], id_inst[10:0]};
|
_csignals_T_25 = id_inst[31:26] == 6'h5;
|
||||||
_csignals_T_5 = _GEN == 17'h20;
|
_csignals_T_27 = _GEN_2 == 17'h0;
|
||||||
_GEN_0 = {id_inst[31:28], id_inst[15:0]};
|
_csignals_T_29 = _GEN_2 == 17'h2;
|
||||||
_csignals_T_7 = _GEN_0 == 20'h80000;
|
_csignals_T_31 = _GEN_2 == 17'h3;
|
||||||
_csignals_T_9 = _GEN == 17'h22;
|
_csignals_T_33 = id_inst[31:26] == 6'h3;
|
||||||
_csignals_T_11 = _GEN == 17'h24;
|
_csignals_T_35 = _GEN_1 == 12'h8;
|
||||||
_csignals_T_13 = _GEN == 17'h25;
|
_GEN_3 = _csignals_T_27 | _csignals_T_29 | _csignals_T_31;
|
||||||
_csignals_T_15 = _GEN == 17'h26;
|
_GEN_4 = _csignals_T_21 | _csignals_T_23 | _csignals_T_25 | _GEN_3;
|
||||||
_csignals_T_17 = _GEN_0 == 20'hC0000;
|
|
||||||
_csignals_T_19 = _GEN_0 == 20'hD0000;
|
|
||||||
_GEN_1 = {id_inst[30:20], id_inst[5:0]};
|
|
||||||
_csignals_T_21 = _GEN_1 == 17'h0;
|
|
||||||
_csignals_T_23 = _GEN_1 == 17'h2;
|
|
||||||
_csignals_T_25 = _GEN_1 == 17'h3;
|
|
||||||
_csignals_T_27 = _GEN == 17'h2A;
|
|
||||||
_csignals_T_29 = _GEN_0 == 20'h40000;
|
|
||||||
_csignals_T_31 = _GEN_0 == 20'h50000;
|
|
||||||
_csignals_T_33 = id_inst == 32'hC000000;
|
|
||||||
_csignals_T_35 = _GEN_0 == 20'h8;
|
|
||||||
_csignals_T_37 = {id_inst[31:22], id_inst[9:0]} == 20'h78000;
|
|
||||||
_csignals_T_39 = id_inst == 32'h0;
|
|
||||||
_GEN_2 = _csignals_T_29 | _csignals_T_31;
|
|
||||||
_GEN_3 = _csignals_T_21 | _csignals_T_23 | _csignals_T_25 | _csignals_T_27 | _GEN_2;
|
|
||||||
csignals_1 =
|
csignals_1 =
|
||||||
_csignals_T_5 | _csignals_T_7 | _csignals_T_9 | _csignals_T_11 | _csignals_T_13
|
_csignals_T_1 | _csignals_T_3 | _csignals_T_5 | _csignals_T_7 | _csignals_T_9
|
||||||
| _csignals_T_15 | _csignals_T_17 | _csignals_T_19 | _GEN_3
|
| _csignals_T_11 | _csignals_T_13 | _csignals_T_15 | _csignals_T_17
|
||||||
? 2'h0
|
| _csignals_T_19 | _GEN_4 | ~_csignals_T_33
|
||||||
: _csignals_T_33
|
|
||||||
? 2'h1
|
? 2'h1
|
||||||
: _csignals_T_35 ? 2'h0 : {_csignals_T_37 | _csignals_T_39, 1'h0};
|
: 2'h2;
|
||||||
_csignals_T_95 =
|
csignals_2 =
|
||||||
_csignals_T_5
|
_csignals_T_1 | _csignals_T_3
|
||||||
|
? 3'h2
|
||||||
|
: _csignals_T_5
|
||||||
? 3'h1
|
? 3'h1
|
||||||
: _csignals_T_7
|
: _csignals_T_7
|
||||||
? 3'h2
|
? 3'h2
|
||||||
@@ -153,68 +214,118 @@ module Core(
|
|||||||
? 3'h1
|
? 3'h1
|
||||||
: _csignals_T_17 | _csignals_T_19
|
: _csignals_T_17 | _csignals_T_19
|
||||||
? 3'h2
|
? 3'h2
|
||||||
: _GEN_3
|
: _GEN_4
|
||||||
? 3'h1
|
? 3'h1
|
||||||
: _csignals_T_33
|
: _csignals_T_33 ? 3'h4 : {2'h0, ~_csignals_T_35};
|
||||||
? 3'h4
|
_GEN_5 = _csignals_T_23 | _csignals_T_25;
|
||||||
: _csignals_T_35
|
_GEN_6 =
|
||||||
? 3'h0
|
_csignals_T_5 | _csignals_T_7 | _csignals_T_9 | _csignals_T_11 | _csignals_T_13
|
||||||
: _csignals_T_37 ? 3'h5 : {2'h0, ~_csignals_T_39};
|
| _csignals_T_15 | _csignals_T_17 | _csignals_T_19 | _csignals_T_21;
|
||||||
exe_alu_out =
|
|
||||||
exe_reg_exe_fun == 5'hE
|
|
||||||
? exe_reg_op1_data
|
|
||||||
: exe_reg_exe_fun == 5'h9
|
|
||||||
? {31'h0, $signed(exe_reg_op1_data) < $signed(exe_reg_op2_data)}
|
|
||||||
: exe_reg_exe_fun == 5'h8
|
|
||||||
? $signed($signed(exe_reg_op1_data) >>> _GEN_4)
|
|
||||||
: exe_reg_exe_fun == 5'h7
|
|
||||||
? exe_reg_op1_data >> _GEN_4
|
|
||||||
: exe_reg_exe_fun == 5'h6
|
|
||||||
? _exe_alu_out_T_8[31:0]
|
|
||||||
: exe_reg_exe_fun == 5'h5
|
|
||||||
? exe_reg_op1_data ^ exe_reg_op2_data
|
|
||||||
: exe_reg_exe_fun == 5'h4
|
|
||||||
? exe_reg_op1_data | exe_reg_op2_data
|
|
||||||
: exe_reg_exe_fun == 5'h3
|
|
||||||
? exe_reg_op1_data & exe_reg_op2_data
|
|
||||||
: exe_reg_exe_fun == 5'h2
|
|
||||||
? exe_reg_op1_data - exe_reg_op2_data
|
|
||||||
: exe_reg_exe_fun == 5'h1
|
|
||||||
? exe_reg_op1_data + exe_reg_op2_data
|
|
||||||
: 32'h0;
|
|
||||||
if (~stall_flg)
|
if (~stall_flg)
|
||||||
id_reg_pc <= if_reg_pc;
|
id_reg_pc <= if_reg_pc;
|
||||||
if (_id_inst_T)
|
if (_id_inst_T)
|
||||||
id_reg_inst <= 32'h0;
|
id_reg_inst <= 32'h20000000;
|
||||||
else if (~stall_flg)
|
else if (~stall_flg)
|
||||||
id_reg_inst <= io_imem_inst;
|
id_reg_inst <= io_imem_inst;
|
||||||
exe_reg_pc <= id_reg_pc;
|
exe_reg_pc <= id_reg_pc;
|
||||||
exe_reg_wb_addr <= id_reg_inst[15:11];
|
if ((_csignals_T_1
|
||||||
if (csignals_1 == 2'h0)
|
? 3'h2
|
||||||
exe_reg_op1_data <=
|
: _csignals_T_3
|
||||||
id_reg_inst[25:21] == 5'h0
|
? 3'h0
|
||||||
? 32'h0
|
: _GEN_6
|
||||||
: id_reg_inst[25:21] == mem_reg_wb_addr & _id_rs2_data_T_2
|
? 3'h1
|
||||||
? mem_reg_alu_out
|
: _GEN_5
|
||||||
: id_reg_inst[25:21] == wb_reg_wb_addr & _id_rs2_data_T_5
|
? 3'h0
|
||||||
? wb_reg_wb_data
|
: _GEN_3 ? 3'h1 : _csignals_T_33 ? 3'h3 : 3'h0) == 3'h1
|
||||||
: _regfile_ext_R1_data;
|
& id_inst[31:26] == 6'h0)
|
||||||
else if (csignals_1 == 2'h1)
|
exe_reg_wb_addr <= id_inst[15:11];
|
||||||
|
else if (id_inst[31:26] == 6'h3)
|
||||||
|
exe_reg_wb_addr <= 5'h1F;
|
||||||
|
else
|
||||||
|
exe_reg_wb_addr <= id_inst[20:16];
|
||||||
|
if (csignals_1 == 2'h1) begin
|
||||||
|
if (id_inst[25:21] == 5'h0)
|
||||||
|
exe_reg_op1_data <= 32'h0;
|
||||||
|
else if (id_inst[25:21] == exe_reg_wb_addr & _id_rt_data_T_2) begin
|
||||||
|
if (_exe_alu_out_T)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_1;
|
||||||
|
else if (_exe_alu_out_T_3)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_4;
|
||||||
|
else if (_exe_alu_out_T_6)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_7;
|
||||||
|
else if (_exe_alu_out_T_8)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_9;
|
||||||
|
else if (_exe_alu_out_T_10)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_11;
|
||||||
|
else if (_exe_alu_out_T_12)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_14[31:0];
|
||||||
|
else if (_exe_alu_out_T_16)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_18;
|
||||||
|
else if (_exe_alu_out_T_19)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_22;
|
||||||
|
else if (_exe_alu_out_T_24)
|
||||||
|
exe_reg_op1_data <= _GEN_0;
|
||||||
|
else if (~_exe_alu_out_T_28)
|
||||||
|
exe_reg_op1_data <= 32'h0;
|
||||||
|
end
|
||||||
|
else if (id_inst[25:21] == mem_reg_wb_addr & _id_rt_data_T_5)
|
||||||
|
exe_reg_op1_data <= mem_wb_data;
|
||||||
|
else if (id_inst[25:21] == wb_reg_wb_addr & _id_rt_data_T_8)
|
||||||
|
exe_reg_op1_data <= wb_reg_wb_data;
|
||||||
|
else
|
||||||
|
exe_reg_op1_data <= _regfile_ext_R1_data;
|
||||||
|
end
|
||||||
|
else if (csignals_1 == 2'h2)
|
||||||
exe_reg_op1_data <= id_reg_pc;
|
exe_reg_op1_data <= id_reg_pc;
|
||||||
else
|
else
|
||||||
exe_reg_op1_data <= 32'h0;
|
exe_reg_op1_data <= 32'h0;
|
||||||
if (_csignals_T_95 == 3'h5)
|
if (csignals_2 == 3'h1) begin
|
||||||
exe_reg_op2_data <= {id_inst[15:0], 16'h0};
|
if (_id_rt_data_T)
|
||||||
else if (_csignals_T_95 == 3'h4)
|
|
||||||
exe_reg_op2_data <= {{4{id_inst[25]}}, id_inst[25:0], 2'h0};
|
|
||||||
else if (_csignals_T_95 == 3'h3 | _csignals_T_95 == 3'h2)
|
|
||||||
exe_reg_op2_data <= {{16{id_inst[15]}}, id_inst[15:0]};
|
|
||||||
else if (_csignals_T_95 != 3'h1 | _id_rs2_data_T)
|
|
||||||
exe_reg_op2_data <= 32'h0;
|
exe_reg_op2_data <= 32'h0;
|
||||||
|
else if (_id_rt_data_T_3) begin
|
||||||
|
if (_exe_alu_out_T)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_1;
|
||||||
|
else if (_exe_alu_out_T_3)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_4;
|
||||||
|
else if (_exe_alu_out_T_6)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_7;
|
||||||
|
else if (_exe_alu_out_T_8)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_9;
|
||||||
|
else if (_exe_alu_out_T_10)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_11;
|
||||||
|
else if (_exe_alu_out_T_12)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_14[31:0];
|
||||||
|
else if (_exe_alu_out_T_16)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_18;
|
||||||
|
else if (_exe_alu_out_T_19)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_22;
|
||||||
|
else if (_exe_alu_out_T_24)
|
||||||
|
exe_reg_op2_data <= _GEN_0;
|
||||||
else
|
else
|
||||||
exe_reg_op2_data <= _id_rs2_data_T_8;
|
exe_reg_op2_data <= _exe_alu_out_T_29;
|
||||||
exe_reg_rs2_data <= _id_rs2_data_T ? 32'h0 : _id_rs2_data_T_8;
|
end
|
||||||
if (_csignals_T_5 | _csignals_T_7)
|
else if (_id_rt_data_T_6)
|
||||||
|
exe_reg_op2_data <= mem_wb_data;
|
||||||
|
else if (_id_rt_data_T_9)
|
||||||
|
exe_reg_op2_data <= wb_reg_wb_data;
|
||||||
|
else
|
||||||
|
exe_reg_op2_data <= _regfile_ext_R0_data;
|
||||||
|
end
|
||||||
|
else if (csignals_2 == 3'h2)
|
||||||
|
exe_reg_op2_data <= id_imm_i_sext;
|
||||||
|
else if (csignals_2 == 3'h4)
|
||||||
|
exe_reg_op2_data <= {4'h0, id_inst[25:0], 2'h0};
|
||||||
|
else
|
||||||
|
exe_reg_op2_data <= 32'h0;
|
||||||
|
exe_reg_rt_data <=
|
||||||
|
_id_rt_data_T
|
||||||
|
? 32'h0
|
||||||
|
: _id_rt_data_T_3
|
||||||
|
? exe_alu_out
|
||||||
|
: _id_rt_data_T_6
|
||||||
|
? mem_wb_data
|
||||||
|
: _id_rt_data_T_9 ? wb_reg_wb_data : _regfile_ext_R0_data;
|
||||||
|
if (_csignals_T_1 | _csignals_T_3 | _csignals_T_5 | _csignals_T_7)
|
||||||
exe_reg_exe_fun <= 5'h1;
|
exe_reg_exe_fun <= 5'h1;
|
||||||
else if (_csignals_T_9)
|
else if (_csignals_T_9)
|
||||||
exe_reg_exe_fun <= 5'h2;
|
exe_reg_exe_fun <= 5'h2;
|
||||||
@@ -229,87 +340,88 @@ module Core(
|
|||||||
else if (_csignals_T_19)
|
else if (_csignals_T_19)
|
||||||
exe_reg_exe_fun <= 5'h4;
|
exe_reg_exe_fun <= 5'h4;
|
||||||
else if (_csignals_T_21)
|
else if (_csignals_T_21)
|
||||||
exe_reg_exe_fun <= 5'h6;
|
|
||||||
else if (_csignals_T_23)
|
|
||||||
exe_reg_exe_fun <= 5'h7;
|
|
||||||
else if (_csignals_T_25)
|
|
||||||
exe_reg_exe_fun <= 5'h8;
|
|
||||||
else if (_csignals_T_27)
|
|
||||||
exe_reg_exe_fun <= 5'h9;
|
exe_reg_exe_fun <= 5'h9;
|
||||||
else if (_csignals_T_29)
|
else if (_csignals_T_23)
|
||||||
exe_reg_exe_fun <= 5'hB;
|
exe_reg_exe_fun <= 5'hB;
|
||||||
else if (_csignals_T_31)
|
else if (_csignals_T_25)
|
||||||
exe_reg_exe_fun <= 5'hC;
|
exe_reg_exe_fun <= 5'hC;
|
||||||
|
else if (_csignals_T_27)
|
||||||
|
exe_reg_exe_fun <= 5'h6;
|
||||||
|
else if (_csignals_T_29)
|
||||||
|
exe_reg_exe_fun <= 5'h7;
|
||||||
|
else if (_csignals_T_31)
|
||||||
|
exe_reg_exe_fun <= 5'h8;
|
||||||
else if (_csignals_T_33)
|
else if (_csignals_T_33)
|
||||||
exe_reg_exe_fun <= 5'h1;
|
exe_reg_exe_fun <= 5'h1;
|
||||||
else if (_csignals_T_35)
|
else if (_csignals_T_35)
|
||||||
exe_reg_exe_fun <= 5'hE;
|
exe_reg_exe_fun <= 5'hD;
|
||||||
else
|
else
|
||||||
exe_reg_exe_fun <= {4'h0, _csignals_T_37};
|
exe_reg_exe_fun <= 5'h0;
|
||||||
exe_reg_mem_wen <= 2'h0;
|
exe_reg_mem_wen <= _csignals_T_1 ? 2'h0 : {1'h0, _csignals_T_3};
|
||||||
if (_csignals_T_5 | _csignals_T_7 | _csignals_T_9 | _csignals_T_11 | _csignals_T_13
|
if (_csignals_T_1) begin
|
||||||
| _csignals_T_15 | _csignals_T_17 | _csignals_T_19 | _csignals_T_21
|
|
||||||
| _csignals_T_23 | _csignals_T_25 | _csignals_T_27) begin
|
|
||||||
exe_reg_rf_wen <= 2'h1;
|
exe_reg_rf_wen <= 2'h1;
|
||||||
exe_reg_wb_sel <= 3'h1;
|
exe_reg_wb_sel <= 3'h2;
|
||||||
end
|
end
|
||||||
else if (_GEN_2) begin
|
else if (_csignals_T_3) begin
|
||||||
exe_reg_rf_wen <= 2'h0;
|
exe_reg_rf_wen <= 2'h0;
|
||||||
exe_reg_wb_sel <= 3'h0;
|
exe_reg_wb_sel <= 3'h0;
|
||||||
end
|
end
|
||||||
else if (_csignals_T_33) begin
|
else if (_GEN_6) begin
|
||||||
exe_reg_rf_wen <= 2'h1;
|
exe_reg_rf_wen <= 2'h1;
|
||||||
exe_reg_wb_sel <= 3'h3;
|
exe_reg_wb_sel <= 3'h1;
|
||||||
end
|
end
|
||||||
else if (_csignals_T_35) begin
|
else if (_GEN_5) begin
|
||||||
exe_reg_rf_wen <= 2'h0;
|
exe_reg_rf_wen <= 2'h0;
|
||||||
exe_reg_wb_sel <= 3'h0;
|
exe_reg_wb_sel <= 3'h0;
|
||||||
end
|
end
|
||||||
else begin
|
else begin
|
||||||
exe_reg_rf_wen <= {1'h0, _csignals_T_37};
|
exe_reg_rf_wen <=
|
||||||
exe_reg_wb_sel <= {2'h0, _csignals_T_37};
|
{1'h0, _csignals_T_27 | _csignals_T_29 | _csignals_T_31 | _csignals_T_33};
|
||||||
|
if (_GEN_3)
|
||||||
|
exe_reg_wb_sel <= 3'h1;
|
||||||
|
else if (_csignals_T_33)
|
||||||
|
exe_reg_wb_sel <= 3'h3;
|
||||||
|
else
|
||||||
|
exe_reg_wb_sel <= 3'h0;
|
||||||
end
|
end
|
||||||
exe_reg_imm_b_sext <= {{16{id_inst[15]}}, id_inst[15:0]};
|
exe_reg_imm_i_sext <= id_imm_i_sext;
|
||||||
mem_reg_pc <= exe_reg_pc;
|
mem_reg_pc <= exe_reg_pc;
|
||||||
mem_reg_wb_addr <= exe_reg_wb_addr;
|
mem_reg_wb_addr <= exe_reg_wb_addr;
|
||||||
mem_reg_alu_out <= exe_alu_out;
|
mem_reg_rt_data <= exe_reg_rt_data;
|
||||||
mem_reg_rs2_data <= exe_reg_rs2_data;
|
mem_reg_mem_wen <= exe_reg_mem_wen;
|
||||||
mem_reg_rf_wen <= exe_reg_rf_wen;
|
mem_reg_rf_wen <= exe_reg_rf_wen;
|
||||||
mem_reg_wb_sel <= exe_reg_wb_sel;
|
mem_reg_wb_sel <= exe_reg_wb_sel;
|
||||||
mem_reg_mem_wen <= exe_reg_mem_wen;
|
mem_reg_alu_out <= exe_alu_out;
|
||||||
wb_reg_wb_addr <= mem_reg_wb_addr;
|
wb_reg_wb_addr <= mem_reg_wb_addr;
|
||||||
wb_reg_rf_wen <= mem_reg_rf_wen;
|
wb_reg_rf_wen <= mem_reg_rf_wen;
|
||||||
wb_reg_wb_data <=
|
wb_reg_wb_data <= mem_wb_data;
|
||||||
mem_reg_wb_sel == 3'h3
|
if (exe_br_flg)
|
||||||
? mem_reg_pc + 32'h4
|
if_reg_pc <= {exe_reg_imm_i_sext[29:0], 2'h0} + exe_reg_pc;
|
||||||
: mem_reg_wb_sel == 3'h2 ? io_dmem_rdata : mem_reg_alu_out;
|
|
||||||
if (reset)
|
|
||||||
if_reg_pc <= 32'h0;
|
|
||||||
else if (exe_br_flg)
|
|
||||||
if_reg_pc <= exe_reg_pc + exe_reg_imm_b_sext;
|
|
||||||
else if (exe_jmp_flg)
|
else if (exe_jmp_flg)
|
||||||
if_reg_pc <= exe_alu_out;
|
if_reg_pc <= exe_alu_out;
|
||||||
else if (~stall_flg)
|
else if (~stall_flg)
|
||||||
if_reg_pc <= if_reg_pc + 32'h4;
|
if_reg_pc <= if_reg_pc + 32'h4;
|
||||||
|
end
|
||||||
end // always @(posedge)
|
end // always @(posedge)
|
||||||
regfile_32x32 regfile_ext (
|
regfile_32x32 regfile_ext (
|
||||||
.R0_addr (id_reg_inst[20:16]),
|
.R0_addr (id_inst[20:16]),
|
||||||
.R0_en (1'h1),
|
.R0_en (1'h1),
|
||||||
.R0_clk (clock),
|
.R0_clk (clock),
|
||||||
.R0_data (_regfile_ext_R0_data),
|
.R0_data (_regfile_ext_R0_data),
|
||||||
.R1_addr (id_reg_inst[25:21]),
|
.R1_addr (id_inst[25:21]),
|
||||||
.R1_en (1'h1),
|
.R1_en (1'h1),
|
||||||
.R1_clk (clock),
|
.R1_clk (clock),
|
||||||
.R1_data (_regfile_ext_R1_data),
|
.R1_data (_regfile_ext_R1_data),
|
||||||
.W0_addr (wb_reg_wb_addr),
|
.W0_addr (wb_reg_wb_addr),
|
||||||
.W0_en (_id_rs2_data_T_5),
|
.W0_en (_id_rt_data_T_8 & (|wb_reg_wb_addr)),
|
||||||
.W0_clk (clock),
|
.W0_clk (clock),
|
||||||
|
.io_anodes (io_anodes),
|
||||||
|
.io_segments (io_segments),
|
||||||
.W0_data (wb_reg_wb_data)
|
.W0_data (wb_reg_wb_data)
|
||||||
);
|
);
|
||||||
assign io_imem_addr = if_reg_pc;
|
assign io_imem_addr = if_reg_pc;
|
||||||
assign io_dmem_addr = mem_reg_alu_out;
|
assign io_dmem_addr = mem_reg_alu_out;
|
||||||
assign io_dmem_wen = mem_reg_mem_wen[0];
|
assign io_dmem_wen = mem_reg_mem_wen[0];
|
||||||
assign io_dmem_wdata = mem_reg_rs2_data;
|
assign io_dmem_wdata = mem_reg_rt_data;
|
||||||
assign io_exit = id_reg_inst == 32'h00000000;
|
assign io_exit = id_reg_inst == 32'h114514;
|
||||||
assign s0_value = _regfile_ext_R0_data;
|
|
||||||
endmodule
|
endmodule
|
||||||
86
Memory.sv
86
Memory.sv
@@ -19,48 +19,7 @@
|
|||||||
//
|
//
|
||||||
//////////////////////////////////////////////////////////////////////////////////
|
//////////////////////////////////////////////////////////////////////////////////
|
||||||
|
|
||||||
|
// VCS coverage exclude_file
|
||||||
module mem_512x32(
|
|
||||||
input [8:0] R0_addr,
|
|
||||||
input R0_en,
|
|
||||||
R0_clk,
|
|
||||||
output [31:0] R0_data,
|
|
||||||
input [8:0] R1_addr,
|
|
||||||
input R1_en,
|
|
||||||
R1_clk,
|
|
||||||
output [31:0] R1_data,
|
|
||||||
input [8:0] W0_addr,
|
|
||||||
input W0_en,
|
|
||||||
W0_clk,
|
|
||||||
input [31:0] W0_data
|
|
||||||
);
|
|
||||||
|
|
||||||
reg [31:0] Memory[0:511];
|
|
||||||
reg _R0_en_d0;
|
|
||||||
reg [8:0] _R0_addr_d0;
|
|
||||||
always @(posedge R0_clk) begin
|
|
||||||
_R0_en_d0 <= R0_en;
|
|
||||||
_R0_addr_d0 <= R0_addr;
|
|
||||||
end // always @(posedge)
|
|
||||||
reg _R1_en_d0;
|
|
||||||
reg [8:0] _R1_addr_d0;
|
|
||||||
always @(posedge R1_clk) begin
|
|
||||||
_R1_en_d0 <= R1_en;
|
|
||||||
_R1_addr_d0 <= R1_addr;
|
|
||||||
end // always @(posedge)
|
|
||||||
always @(posedge W0_clk) begin
|
|
||||||
if (W0_en & 1'h1)
|
|
||||||
Memory[W0_addr] <= W0_data;
|
|
||||||
end // always @(posedge)
|
|
||||||
`ifdef ENABLE_INITIAL_MEM_
|
|
||||||
initial
|
|
||||||
$readmemh("src/hex/mem.hex", Memory);
|
|
||||||
`endif // ENABLE_INITIAL_MEM_
|
|
||||||
|
|
||||||
assign R0_data = _R0_en_d0 ? Memory[_R0_addr_d0] : 32'bx;
|
|
||||||
assign R1_data = _R1_en_d0 ? Memory[_R1_addr_d0] : 32'bx;
|
|
||||||
endmodule
|
|
||||||
|
|
||||||
module Memory(
|
module Memory(
|
||||||
input clock,
|
input clock,
|
||||||
input [31:0] io_imem_addr,
|
input [31:0] io_imem_addr,
|
||||||
@@ -69,20 +28,33 @@ module Memory(
|
|||||||
output [31:0] io_dmem_rdata,
|
output [31:0] io_dmem_rdata,
|
||||||
input io_dmem_wen,
|
input io_dmem_wen,
|
||||||
input [31:0] io_dmem_wdata
|
input [31:0] io_dmem_wdata
|
||||||
);
|
);
|
||||||
|
|
||||||
mem_512x32 mem_ext (
|
|
||||||
.R0_addr (io_imem_addr[10:2]),
|
reg [31:0] mem [0:63];
|
||||||
.R0_en (1'h1),
|
|
||||||
.R0_clk (clock),
|
|
||||||
.R0_data (io_imem_inst),
|
initial begin
|
||||||
.R1_addr (io_dmem_addr[10:2]),
|
mem[0] = 32'h20080001; // addi $t0, $zero, 1
|
||||||
.R1_en (1'h1),
|
mem[1] = 32'h20100000; // addi $s0, $zero, 0
|
||||||
.R1_clk (clock),
|
mem[2] = 32'h20120065; // addi $s2, $zero, 101
|
||||||
.R1_data (io_dmem_rdata),
|
mem[3] = 32'h02088020; // add $s0, $s0, $t0
|
||||||
.W0_addr (io_dmem_addr[10:2]),
|
mem[4] = 32'h21080001; // addi $t0, $t0, 1
|
||||||
.W0_en (io_dmem_wen),
|
mem[5] = 32'h0112502a; // slt $t2, $t0, $s2
|
||||||
.W0_clk (clock),
|
mem[6] = 32'h1540fffc; // bne $t2, $zero, -4
|
||||||
.W0_data (io_dmem_wdata)
|
mem[7] = 32'h00000000; // nop
|
||||||
);
|
mem[8] = 32'h00114514; // exit
|
||||||
|
end
|
||||||
|
|
||||||
|
|
||||||
|
assign io_imem_inst = mem[io_imem_addr[7:2]];
|
||||||
|
|
||||||
|
assign io_dmem_rdata = mem[io_dmem_addr[7:2]];
|
||||||
|
|
||||||
|
|
||||||
|
always @(posedge clock) begin
|
||||||
|
if (io_dmem_wen) begin
|
||||||
|
mem[io_dmem_addr[7:2]] <= io_dmem_wdata;
|
||||||
|
end
|
||||||
|
end
|
||||||
endmodule
|
endmodule
|
||||||
30
Regfile.sv
30
Regfile.sv
@@ -19,7 +19,6 @@
|
|||||||
//
|
//
|
||||||
//////////////////////////////////////////////////////////////////////////////////
|
//////////////////////////////////////////////////////////////////////////////////
|
||||||
|
|
||||||
|
|
||||||
module regfile_32x32(
|
module regfile_32x32(
|
||||||
input [4:0] R0_addr,
|
input [4:0] R0_addr,
|
||||||
input R0_en,
|
input R0_en,
|
||||||
@@ -32,27 +31,24 @@ module regfile_32x32(
|
|||||||
input [4:0] W0_addr,
|
input [4:0] W0_addr,
|
||||||
input W0_en,
|
input W0_en,
|
||||||
W0_clk,
|
W0_clk,
|
||||||
|
output [3:0] io_anodes,
|
||||||
|
output [6:0] io_segments,
|
||||||
input [31:0] W0_data
|
input [31:0] W0_data
|
||||||
);
|
);
|
||||||
|
|
||||||
reg [31:0] Memory[0:31];
|
reg [31:0] Memory[0:31];
|
||||||
reg _R0_en_d0;
|
|
||||||
reg [4:0] _R0_addr_d0;
|
|
||||||
always @(posedge R0_clk) begin
|
|
||||||
_R0_en_d0 <= R0_en;
|
|
||||||
_R0_addr_d0 <= R0_addr;
|
|
||||||
end // always @(posedge)
|
|
||||||
reg _R1_en_d0;
|
|
||||||
reg [4:0] _R1_addr_d0;
|
|
||||||
always @(posedge R1_clk) begin
|
|
||||||
_R1_en_d0 <= R1_en;
|
|
||||||
_R1_addr_d0 <= R1_addr;
|
|
||||||
end // always @(posedge)
|
|
||||||
always @(posedge W0_clk) begin
|
always @(posedge W0_clk) begin
|
||||||
if (W0_en & 1'h1)
|
if (W0_en & 1'h1)
|
||||||
Memory[W0_addr] <= W0_data;
|
Memory[W0_addr] <= W0_data;
|
||||||
end // always @(posedge)
|
end // always @(posedge)
|
||||||
assign R0_data = _R0_en_d0 ? Memory[_R0_addr_d0] : 32'bx;
|
assign R0_data = R0_en ? Memory[R0_addr] : 32'bx;
|
||||||
assign R1_data = _R1_en_d0 ? Memory[_R1_addr_d0] : 32'bx;
|
assign R1_data = R1_en ? Memory[R1_addr] : 32'bx;
|
||||||
|
wire [31:0] reg16_value = Memory[16];
|
||||||
|
DynamicDisplay display (
|
||||||
|
.clock (W0_clk),
|
||||||
|
.reset (1'b0),
|
||||||
|
.reg_result (reg16_value),
|
||||||
|
.io_anodes (io_anodes),
|
||||||
|
.io_segments (io_segments)
|
||||||
|
);
|
||||||
endmodule
|
endmodule
|
||||||
|
|||||||
24
Top.sv
24
Top.sv
@@ -19,14 +19,13 @@
|
|||||||
//
|
//
|
||||||
//////////////////////////////////////////////////////////////////////////////////
|
//////////////////////////////////////////////////////////////////////////////////
|
||||||
|
|
||||||
|
|
||||||
module Top(
|
module Top(
|
||||||
input clock,
|
input clock,
|
||||||
reset,
|
reset,
|
||||||
output io_exit,
|
output [3:0] io_anodes,
|
||||||
output [3:0] io_anodes, // 新增：七段显示器的阳极控制信号
|
output [6:0] io_segments,
|
||||||
output [6:0] io_segments // 新增：七段显示器的段控制信号
|
output io_exit
|
||||||
);
|
);
|
||||||
|
|
||||||
wire [31:0] _memory_io_imem_inst;
|
wire [31:0] _memory_io_imem_inst;
|
||||||
wire [31:0] _memory_io_dmem_rdata;
|
wire [31:0] _memory_io_dmem_rdata;
|
||||||
@@ -34,7 +33,6 @@ module Top(
|
|||||||
wire [31:0] _core_io_dmem_addr;
|
wire [31:0] _core_io_dmem_addr;
|
||||||
wire _core_io_dmem_wen;
|
wire _core_io_dmem_wen;
|
||||||
wire [31:0] _core_io_dmem_wdata;
|
wire [31:0] _core_io_dmem_wdata;
|
||||||
wire [31:0] _core_s0_value;
|
|
||||||
Core core (
|
Core core (
|
||||||
.clock (clock),
|
.clock (clock),
|
||||||
.reset (reset),
|
.reset (reset),
|
||||||
@@ -44,8 +42,9 @@ module Top(
|
|||||||
.io_dmem_rdata (_memory_io_dmem_rdata),
|
.io_dmem_rdata (_memory_io_dmem_rdata),
|
||||||
.io_dmem_wen (_core_io_dmem_wen),
|
.io_dmem_wen (_core_io_dmem_wen),
|
||||||
.io_dmem_wdata (_core_io_dmem_wdata),
|
.io_dmem_wdata (_core_io_dmem_wdata),
|
||||||
.io_exit (io_exit),
|
.io_anodes (io_anodes),
|
||||||
.s0_value (_core_s0_value)
|
.io_segments (io_segments),
|
||||||
|
.io_exit (io_exit)
|
||||||
);
|
);
|
||||||
Memory memory (
|
Memory memory (
|
||||||
.clock (clock),
|
.clock (clock),
|
||||||
@@ -56,13 +55,4 @@ module Top(
|
|||||||
.io_dmem_wen (_core_io_dmem_wen),
|
.io_dmem_wen (_core_io_dmem_wen),
|
||||||
.io_dmem_wdata (_core_io_dmem_wdata)
|
.io_dmem_wdata (_core_io_dmem_wdata)
|
||||||
);
|
);
|
||||||
// 实例化 DynamicDisplay 模块
|
|
||||||
DynamicDisplay display (
|
|
||||||
.clock (clock),
|
|
||||||
.reset (reset),
|
|
||||||
.reg_result (_core_s0_value), // 连接 $s0 的值
|
|
||||||
.io_anodes (io_anodes), // 连接七段显示器的阳极控制信号
|
|
||||||
.io_segments(io_segments) // 连接七段显示器的段控制信号
|
|
||||||
);
|
|
||||||
endmodule
|
endmodule
|
||||||
|
|
||||||
|
|||||||
487
TopOrigin.sv
487
TopOrigin.sv
@@ -16,24 +16,12 @@ module regfile_32x32(
|
|||||||
);
|
);
|
||||||
|
|
||||||
reg [31:0] Memory[0:31];
|
reg [31:0] Memory[0:31];
|
||||||
reg _R0_en_d0;
|
|
||||||
reg [4:0] _R0_addr_d0;
|
|
||||||
always @(posedge R0_clk) begin
|
|
||||||
_R0_en_d0 <= R0_en;
|
|
||||||
_R0_addr_d0 <= R0_addr;
|
|
||||||
end // always @(posedge)
|
|
||||||
reg _R1_en_d0;
|
|
||||||
reg [4:0] _R1_addr_d0;
|
|
||||||
always @(posedge R1_clk) begin
|
|
||||||
_R1_en_d0 <= R1_en;
|
|
||||||
_R1_addr_d0 <= R1_addr;
|
|
||||||
end // always @(posedge)
|
|
||||||
always @(posedge W0_clk) begin
|
always @(posedge W0_clk) begin
|
||||||
if (W0_en & 1'h1)
|
if (W0_en & 1'h1)
|
||||||
Memory[W0_addr] <= W0_data;
|
Memory[W0_addr] <= W0_data;
|
||||||
end // always @(posedge)
|
end // always @(posedge)
|
||||||
assign R0_data = _R0_en_d0 ? Memory[_R0_addr_d0] : 32'bx;
|
assign R0_data = R0_en ? Memory[R0_addr] : 32'bx;
|
||||||
assign R1_data = _R1_en_d0 ? Memory[_R1_addr_d0] : 32'bx;
|
assign R1_data = R1_en ? Memory[R1_addr] : 32'bx;
|
||||||
endmodule
|
endmodule
|
||||||
|
|
||||||
module Core(
|
module Core(
|
||||||
@@ -48,6 +36,8 @@ module Core(
|
|||||||
output io_exit
|
output io_exit
|
||||||
);
|
);
|
||||||
|
|
||||||
|
wire exe_jmp_flg;
|
||||||
|
wire exe_br_flg;
|
||||||
wire [31:0] _regfile_ext_R0_data;
|
wire [31:0] _regfile_ext_R0_data;
|
||||||
wire [31:0] _regfile_ext_R1_data;
|
wire [31:0] _regfile_ext_R1_data;
|
||||||
reg [31:0] id_reg_pc;
|
reg [31:0] id_reg_pc;
|
||||||
@@ -56,111 +46,170 @@ module Core(
|
|||||||
reg [4:0] exe_reg_wb_addr;
|
reg [4:0] exe_reg_wb_addr;
|
||||||
reg [31:0] exe_reg_op1_data;
|
reg [31:0] exe_reg_op1_data;
|
||||||
reg [31:0] exe_reg_op2_data;
|
reg [31:0] exe_reg_op2_data;
|
||||||
reg [31:0] exe_reg_rs2_data;
|
reg [31:0] exe_reg_rt_data;
|
||||||
reg [4:0] exe_reg_exe_fun;
|
reg [4:0] exe_reg_exe_fun;
|
||||||
reg [1:0] exe_reg_mem_wen;
|
reg [1:0] exe_reg_mem_wen;
|
||||||
reg [1:0] exe_reg_rf_wen;
|
reg [1:0] exe_reg_rf_wen;
|
||||||
reg [2:0] exe_reg_wb_sel;
|
reg [2:0] exe_reg_wb_sel;
|
||||||
reg [31:0] exe_reg_imm_b_sext;
|
reg [31:0] exe_reg_imm_i_sext;
|
||||||
reg [31:0] mem_reg_pc;
|
reg [31:0] mem_reg_pc;
|
||||||
reg [4:0] mem_reg_wb_addr;
|
reg [4:0] mem_reg_wb_addr;
|
||||||
reg [31:0] mem_reg_alu_out;
|
reg [31:0] mem_reg_rt_data;
|
||||||
reg [31:0] mem_reg_rs2_data;
|
reg [1:0] mem_reg_mem_wen;
|
||||||
reg [1:0] mem_reg_rf_wen;
|
reg [1:0] mem_reg_rf_wen;
|
||||||
reg [2:0] mem_reg_wb_sel;
|
reg [2:0] mem_reg_wb_sel;
|
||||||
reg [1:0] mem_reg_mem_wen;
|
reg [31:0] mem_reg_alu_out;
|
||||||
reg [4:0] wb_reg_wb_addr;
|
reg [4:0] wb_reg_wb_addr;
|
||||||
reg [1:0] wb_reg_rf_wen;
|
reg [1:0] wb_reg_rf_wen;
|
||||||
reg [31:0] wb_reg_wb_data;
|
reg [31:0] wb_reg_wb_data;
|
||||||
reg [31:0] if_reg_pc;
|
reg [31:0] if_reg_pc;
|
||||||
wire _id_rs2_data_T_5 = wb_reg_rf_wen == 2'h1;
|
wire _id_inst_T = exe_br_flg | exe_jmp_flg;
|
||||||
wire exe_br_flg =
|
wire _id_rt_data_T_2 = exe_reg_rf_wen == 2'h1;
|
||||||
exe_reg_exe_fun == 5'hC
|
wire stall_flg =
|
||||||
? exe_reg_op1_data != exe_reg_op2_data
|
_id_rt_data_T_2 & (|(id_reg_inst[25:21])) & id_reg_inst[25:21] == exe_reg_wb_addr
|
||||||
: exe_reg_exe_fun == 5'hB & exe_reg_op1_data == exe_reg_op2_data;
|
| _id_rt_data_T_2 & (|(id_reg_inst[20:16])) & id_reg_inst[20:16] == exe_reg_wb_addr;
|
||||||
wire exe_jmp_flg = exe_reg_wb_sel == 3'h3;
|
wire [31:0] id_inst = _id_inst_T | stall_flg ? 32'h20000000 : id_reg_inst;
|
||||||
|
wire _id_rt_data_T_8 = wb_reg_rf_wen == 2'h1;
|
||||||
|
wire _exe_alu_out_T = exe_reg_exe_fun == 5'h1;
|
||||||
|
wire [31:0] _exe_alu_out_T_1 = exe_reg_op1_data + exe_reg_op2_data;
|
||||||
|
wire _exe_alu_out_T_3 = exe_reg_exe_fun == 5'h2;
|
||||||
|
wire [31:0] _exe_alu_out_T_4 = exe_reg_op1_data - exe_reg_op2_data;
|
||||||
|
wire _exe_alu_out_T_6 = exe_reg_exe_fun == 5'h3;
|
||||||
|
wire [31:0] _exe_alu_out_T_7 = exe_reg_op1_data & exe_reg_op2_data;
|
||||||
|
wire _exe_alu_out_T_8 = exe_reg_exe_fun == 5'h4;
|
||||||
|
wire [31:0] _exe_alu_out_T_9 = exe_reg_op1_data | exe_reg_op2_data;
|
||||||
|
wire _exe_alu_out_T_10 = exe_reg_exe_fun == 5'h5;
|
||||||
|
wire [31:0] _exe_alu_out_T_11 = exe_reg_op1_data ^ exe_reg_op2_data;
|
||||||
|
wire _exe_alu_out_T_12 = exe_reg_exe_fun == 5'h6;
|
||||||
|
wire [62:0] _exe_alu_out_T_14 = {31'h0, exe_reg_op1_data} << exe_reg_op2_data[4:0];
|
||||||
|
wire _exe_alu_out_T_16 = exe_reg_exe_fun == 5'h7;
|
||||||
|
wire [31:0] _GEN = {27'h0, exe_reg_op2_data[4:0]};
|
||||||
|
wire [31:0] _exe_alu_out_T_18 = exe_reg_op1_data >> _GEN;
|
||||||
|
wire _exe_alu_out_T_19 = exe_reg_exe_fun == 5'h8;
|
||||||
|
wire [31:0] _exe_alu_out_T_22 = $signed($signed(exe_reg_op1_data) >>> _GEN);
|
||||||
|
wire _exe_alu_out_T_24 = exe_reg_exe_fun == 5'h9;
|
||||||
|
wire _exe_alu_out_T_28 = exe_reg_exe_fun == 5'hD;
|
||||||
|
wire [31:0] _exe_alu_out_T_29 = _exe_alu_out_T_28 ? exe_reg_op1_data : 32'h0;
|
||||||
|
wire [31:0] _GEN_0 = {31'h0, $signed(exe_reg_op1_data) < $signed(exe_reg_op2_data)};
|
||||||
|
wire [31:0] exe_alu_out =
|
||||||
|
_exe_alu_out_T
|
||||||
|
? _exe_alu_out_T_1
|
||||||
|
: _exe_alu_out_T_3
|
||||||
|
? _exe_alu_out_T_4
|
||||||
|
: _exe_alu_out_T_6
|
||||||
|
? _exe_alu_out_T_7
|
||||||
|
: _exe_alu_out_T_8
|
||||||
|
? _exe_alu_out_T_9
|
||||||
|
: _exe_alu_out_T_10
|
||||||
|
? _exe_alu_out_T_11
|
||||||
|
: _exe_alu_out_T_12
|
||||||
|
? _exe_alu_out_T_14[31:0]
|
||||||
|
: _exe_alu_out_T_16
|
||||||
|
? _exe_alu_out_T_18
|
||||||
|
: _exe_alu_out_T_19
|
||||||
|
? _exe_alu_out_T_22
|
||||||
|
: _exe_alu_out_T_24 ? _GEN_0 : _exe_alu_out_T_29;
|
||||||
|
assign exe_br_flg =
|
||||||
|
exe_reg_exe_fun == 5'hB
|
||||||
|
? exe_reg_op1_data == exe_reg_op2_data
|
||||||
|
: exe_reg_exe_fun == 5'hC & exe_reg_op1_data != exe_reg_op2_data;
|
||||||
|
assign exe_jmp_flg = exe_reg_wb_sel == 3'h3;
|
||||||
|
wire [31:0] mem_wb_data =
|
||||||
|
mem_reg_wb_sel == 3'h2
|
||||||
|
? io_dmem_rdata
|
||||||
|
: mem_reg_wb_sel == 3'h3 ? mem_reg_pc + 32'h4 : mem_reg_alu_out;
|
||||||
always @(posedge clock) begin
|
always @(posedge clock) begin
|
||||||
automatic logic _id_inst_T = exe_br_flg | exe_jmp_flg;
|
if (reset) begin
|
||||||
automatic logic _id_rs2_data_hazard_T = exe_reg_rf_wen == 2'h1;
|
id_reg_pc <= 32'h0;
|
||||||
automatic logic stall_flg;
|
id_reg_inst <= 32'h0;
|
||||||
automatic logic [31:0] id_inst;
|
exe_reg_pc <= 32'h0;
|
||||||
automatic logic _id_rs2_data_T_2;
|
exe_reg_wb_addr <= 5'h0;
|
||||||
automatic logic _id_rs2_data_T;
|
exe_reg_op1_data <= 32'h0;
|
||||||
automatic logic [31:0] _id_rs2_data_T_8;
|
exe_reg_op2_data <= 32'h0;
|
||||||
automatic logic [16:0] _GEN;
|
exe_reg_rt_data <= 32'h0;
|
||||||
automatic logic _csignals_T_5;
|
exe_reg_exe_fun <= 5'h0;
|
||||||
automatic logic [19:0] _GEN_0;
|
exe_reg_mem_wen <= 2'h0;
|
||||||
automatic logic _csignals_T_7;
|
exe_reg_rf_wen <= 2'h0;
|
||||||
|
exe_reg_wb_sel <= 3'h0;
|
||||||
|
exe_reg_imm_i_sext <= 32'h0;
|
||||||
|
mem_reg_pc <= 32'h0;
|
||||||
|
mem_reg_wb_addr <= 5'h0;
|
||||||
|
mem_reg_rt_data <= 32'h0;
|
||||||
|
mem_reg_mem_wen <= 2'h0;
|
||||||
|
mem_reg_rf_wen <= 2'h0;
|
||||||
|
mem_reg_wb_sel <= 3'h0;
|
||||||
|
mem_reg_alu_out <= 32'h0;
|
||||||
|
wb_reg_wb_addr <= 5'h0;
|
||||||
|
wb_reg_rf_wen <= 2'h0;
|
||||||
|
wb_reg_wb_data <= 32'h0;
|
||||||
|
if_reg_pc <= 32'h0;
|
||||||
|
end
|
||||||
|
else begin
|
||||||
|
automatic logic _id_rt_data_T_5;
|
||||||
|
automatic logic _id_rt_data_T;
|
||||||
|
automatic logic _id_rt_data_T_3;
|
||||||
|
automatic logic _id_rt_data_T_6;
|
||||||
|
automatic logic _id_rt_data_T_9;
|
||||||
|
automatic logic [31:0] id_imm_i_sext;
|
||||||
|
automatic logic _csignals_T_1 = id_inst[31:26] == 6'h23;
|
||||||
|
automatic logic _csignals_T_3;
|
||||||
|
automatic logic [11:0] _GEN_1 = {id_inst[31:26], id_inst[5:0]};
|
||||||
|
automatic logic _csignals_T_5 = _GEN_1 == 12'h20;
|
||||||
|
automatic logic _csignals_T_7 = id_inst[31:26] == 6'h8;
|
||||||
automatic logic _csignals_T_9;
|
automatic logic _csignals_T_9;
|
||||||
automatic logic _csignals_T_11;
|
automatic logic _csignals_T_11;
|
||||||
automatic logic _csignals_T_13;
|
automatic logic _csignals_T_13;
|
||||||
automatic logic _csignals_T_15;
|
automatic logic _csignals_T_15;
|
||||||
automatic logic _csignals_T_17;
|
automatic logic _csignals_T_17;
|
||||||
automatic logic _csignals_T_19;
|
automatic logic _csignals_T_19;
|
||||||
automatic logic [16:0] _GEN_1;
|
|
||||||
automatic logic _csignals_T_21;
|
automatic logic _csignals_T_21;
|
||||||
automatic logic _csignals_T_23;
|
automatic logic _csignals_T_23;
|
||||||
automatic logic _csignals_T_25;
|
automatic logic _csignals_T_25;
|
||||||
|
automatic logic [16:0] _GEN_2 = {id_inst[31:21], id_inst[5:0]};
|
||||||
automatic logic _csignals_T_27;
|
automatic logic _csignals_T_27;
|
||||||
automatic logic _csignals_T_29;
|
automatic logic _csignals_T_29;
|
||||||
automatic logic _csignals_T_31;
|
automatic logic _csignals_T_31;
|
||||||
automatic logic _csignals_T_33;
|
automatic logic _csignals_T_33;
|
||||||
automatic logic _csignals_T_35;
|
automatic logic _csignals_T_35;
|
||||||
automatic logic _csignals_T_37;
|
|
||||||
automatic logic _csignals_T_39;
|
|
||||||
automatic logic _GEN_2;
|
|
||||||
automatic logic _GEN_3;
|
automatic logic _GEN_3;
|
||||||
|
automatic logic _GEN_4;
|
||||||
automatic logic [1:0] csignals_1;
|
automatic logic [1:0] csignals_1;
|
||||||
automatic logic [2:0] _csignals_T_95;
|
automatic logic [2:0] csignals_2;
|
||||||
automatic logic [31:0] _GEN_4 = {27'h0, exe_reg_op2_data[4:0]};
|
automatic logic _GEN_5;
|
||||||
automatic logic [62:0] _exe_alu_out_T_8 =
|
automatic logic _GEN_6;
|
||||||
{31'h0, exe_reg_op1_data} << exe_reg_op2_data[4:0];
|
_id_rt_data_T_5 = mem_reg_rf_wen == 2'h1;
|
||||||
automatic logic [31:0] exe_alu_out;
|
_id_rt_data_T = id_inst[20:16] == 5'h0;
|
||||||
stall_flg =
|
_id_rt_data_T_3 = id_inst[20:16] == exe_reg_wb_addr & _id_rt_data_T_2;
|
||||||
_id_rs2_data_hazard_T & (|(id_reg_inst[25:21]))
|
_id_rt_data_T_6 = id_inst[20:16] == mem_reg_wb_addr & _id_rt_data_T_5;
|
||||||
& id_reg_inst[25:21] == exe_reg_wb_addr | _id_rs2_data_hazard_T
|
_id_rt_data_T_9 = id_inst[20:16] == wb_reg_wb_addr & _id_rt_data_T_8;
|
||||||
& (|(id_reg_inst[20:16])) & id_reg_inst[20:16] == exe_reg_wb_addr;
|
id_imm_i_sext = {{16{id_inst[15]}}, id_inst[15:0]};
|
||||||
id_inst = _id_inst_T | stall_flg ? 32'h0 : id_reg_inst;
|
_csignals_T_3 = id_inst[31:26] == 6'h2B;
|
||||||
_id_rs2_data_T_2 = mem_reg_rf_wen == 2'h1;
|
_csignals_T_9 = _GEN_1 == 12'h22;
|
||||||
_id_rs2_data_T = id_reg_inst[20:16] == 5'h0;
|
_csignals_T_11 = _GEN_1 == 12'h24;
|
||||||
_id_rs2_data_T_8 =
|
_csignals_T_13 = _GEN_1 == 12'h25;
|
||||||
id_reg_inst[20:16] == mem_reg_wb_addr & _id_rs2_data_T_2
|
_csignals_T_15 = _GEN_1 == 12'h26;
|
||||||
? mem_reg_alu_out
|
_csignals_T_17 = id_inst[31:26] == 6'hC;
|
||||||
: id_reg_inst[20:16] == wb_reg_wb_addr & _id_rs2_data_T_5
|
_csignals_T_19 = id_inst[31:26] == 6'hD;
|
||||||
? wb_reg_wb_data
|
_csignals_T_21 = _GEN_1 == 12'h2A;
|
||||||
: _regfile_ext_R0_data;
|
_csignals_T_23 = id_inst[31:26] == 6'h4;
|
||||||
_GEN = {id_inst[31:26], id_inst[10:0]};
|
_csignals_T_25 = id_inst[31:26] == 6'h5;
|
||||||
_csignals_T_5 = _GEN == 17'h20;
|
_csignals_T_27 = _GEN_2 == 17'h0;
|
||||||
_GEN_0 = {id_inst[31:28], id_inst[15:0]};
|
_csignals_T_29 = _GEN_2 == 17'h2;
|
||||||
_csignals_T_7 = _GEN_0 == 20'h80000;
|
_csignals_T_31 = _GEN_2 == 17'h3;
|
||||||
_csignals_T_9 = _GEN == 17'h22;
|
_csignals_T_33 = id_inst[31:26] == 6'h3;
|
||||||
_csignals_T_11 = _GEN == 17'h24;
|
_csignals_T_35 = _GEN_1 == 12'h8;
|
||||||
_csignals_T_13 = _GEN == 17'h25;
|
_GEN_3 = _csignals_T_27 | _csignals_T_29 | _csignals_T_31;
|
||||||
_csignals_T_15 = _GEN == 17'h26;
|
_GEN_4 = _csignals_T_21 | _csignals_T_23 | _csignals_T_25 | _GEN_3;
|
||||||
_csignals_T_17 = _GEN_0 == 20'hC0000;
|
|
||||||
_csignals_T_19 = _GEN_0 == 20'hD0000;
|
|
||||||
_GEN_1 = {id_inst[30:20], id_inst[5:0]};
|
|
||||||
_csignals_T_21 = _GEN_1 == 17'h0;
|
|
||||||
_csignals_T_23 = _GEN_1 == 17'h2;
|
|
||||||
_csignals_T_25 = _GEN_1 == 17'h3;
|
|
||||||
_csignals_T_27 = _GEN == 17'h2A;
|
|
||||||
_csignals_T_29 = _GEN_0 == 20'h40000;
|
|
||||||
_csignals_T_31 = _GEN_0 == 20'h50000;
|
|
||||||
_csignals_T_33 = id_inst == 32'hC000000;
|
|
||||||
_csignals_T_35 = _GEN_0 == 20'h8;
|
|
||||||
_csignals_T_37 = {id_inst[31:22], id_inst[9:0]} == 20'h78000;
|
|
||||||
_csignals_T_39 = id_inst == 32'h0;
|
|
||||||
_GEN_2 = _csignals_T_29 | _csignals_T_31;
|
|
||||||
_GEN_3 = _csignals_T_21 | _csignals_T_23 | _csignals_T_25 | _csignals_T_27 | _GEN_2;
|
|
||||||
csignals_1 =
|
csignals_1 =
|
||||||
_csignals_T_5 | _csignals_T_7 | _csignals_T_9 | _csignals_T_11 | _csignals_T_13
|
_csignals_T_1 | _csignals_T_3 | _csignals_T_5 | _csignals_T_7 | _csignals_T_9
|
||||||
| _csignals_T_15 | _csignals_T_17 | _csignals_T_19 | _GEN_3
|
| _csignals_T_11 | _csignals_T_13 | _csignals_T_15 | _csignals_T_17
|
||||||
? 2'h0
|
| _csignals_T_19 | _GEN_4 | ~_csignals_T_33
|
||||||
: _csignals_T_33
|
|
||||||
? 2'h1
|
? 2'h1
|
||||||
: _csignals_T_35 ? 2'h0 : {_csignals_T_37 | _csignals_T_39, 1'h0};
|
: 2'h2;
|
||||||
_csignals_T_95 =
|
csignals_2 =
|
||||||
_csignals_T_5
|
_csignals_T_1 | _csignals_T_3
|
||||||
|
? 3'h2
|
||||||
|
: _csignals_T_5
|
||||||
? 3'h1
|
? 3'h1
|
||||||
: _csignals_T_7
|
: _csignals_T_7
|
||||||
? 3'h2
|
? 3'h2
|
||||||
@@ -168,68 +217,118 @@ module Core(
|
|||||||
? 3'h1
|
? 3'h1
|
||||||
: _csignals_T_17 | _csignals_T_19
|
: _csignals_T_17 | _csignals_T_19
|
||||||
? 3'h2
|
? 3'h2
|
||||||
: _GEN_3
|
: _GEN_4
|
||||||
? 3'h1
|
? 3'h1
|
||||||
: _csignals_T_33
|
: _csignals_T_33 ? 3'h4 : {2'h0, ~_csignals_T_35};
|
||||||
? 3'h4
|
_GEN_5 = _csignals_T_23 | _csignals_T_25;
|
||||||
: _csignals_T_35
|
_GEN_6 =
|
||||||
? 3'h0
|
_csignals_T_5 | _csignals_T_7 | _csignals_T_9 | _csignals_T_11 | _csignals_T_13
|
||||||
: _csignals_T_37 ? 3'h5 : {2'h0, ~_csignals_T_39};
|
| _csignals_T_15 | _csignals_T_17 | _csignals_T_19 | _csignals_T_21;
|
||||||
exe_alu_out =
|
|
||||||
exe_reg_exe_fun == 5'hE
|
|
||||||
? exe_reg_op1_data
|
|
||||||
: exe_reg_exe_fun == 5'h9
|
|
||||||
? {31'h0, $signed(exe_reg_op1_data) < $signed(exe_reg_op2_data)}
|
|
||||||
: exe_reg_exe_fun == 5'h8
|
|
||||||
? $signed($signed(exe_reg_op1_data) >>> _GEN_4)
|
|
||||||
: exe_reg_exe_fun == 5'h7
|
|
||||||
? exe_reg_op1_data >> _GEN_4
|
|
||||||
: exe_reg_exe_fun == 5'h6
|
|
||||||
? _exe_alu_out_T_8[31:0]
|
|
||||||
: exe_reg_exe_fun == 5'h5
|
|
||||||
? exe_reg_op1_data ^ exe_reg_op2_data
|
|
||||||
: exe_reg_exe_fun == 5'h4
|
|
||||||
? exe_reg_op1_data | exe_reg_op2_data
|
|
||||||
: exe_reg_exe_fun == 5'h3
|
|
||||||
? exe_reg_op1_data & exe_reg_op2_data
|
|
||||||
: exe_reg_exe_fun == 5'h2
|
|
||||||
? exe_reg_op1_data - exe_reg_op2_data
|
|
||||||
: exe_reg_exe_fun == 5'h1
|
|
||||||
? exe_reg_op1_data + exe_reg_op2_data
|
|
||||||
: 32'h0;
|
|
||||||
if (~stall_flg)
|
if (~stall_flg)
|
||||||
id_reg_pc <= if_reg_pc;
|
id_reg_pc <= if_reg_pc;
|
||||||
if (_id_inst_T)
|
if (_id_inst_T)
|
||||||
id_reg_inst <= 32'h0;
|
id_reg_inst <= 32'h20000000;
|
||||||
else if (~stall_flg)
|
else if (~stall_flg)
|
||||||
id_reg_inst <= io_imem_inst;
|
id_reg_inst <= io_imem_inst;
|
||||||
exe_reg_pc <= id_reg_pc;
|
exe_reg_pc <= id_reg_pc;
|
||||||
exe_reg_wb_addr <= id_reg_inst[15:11];
|
if ((_csignals_T_1
|
||||||
if (csignals_1 == 2'h0)
|
? 3'h2
|
||||||
exe_reg_op1_data <=
|
: _csignals_T_3
|
||||||
id_reg_inst[25:21] == 5'h0
|
? 3'h0
|
||||||
? 32'h0
|
: _GEN_6
|
||||||
: id_reg_inst[25:21] == mem_reg_wb_addr & _id_rs2_data_T_2
|
? 3'h1
|
||||||
? mem_reg_alu_out
|
: _GEN_5
|
||||||
: id_reg_inst[25:21] == wb_reg_wb_addr & _id_rs2_data_T_5
|
? 3'h0
|
||||||
? wb_reg_wb_data
|
: _GEN_3 ? 3'h1 : _csignals_T_33 ? 3'h3 : 3'h0) == 3'h1
|
||||||
: _regfile_ext_R1_data;
|
& id_inst[31:26] == 6'h0)
|
||||||
else if (csignals_1 == 2'h1)
|
exe_reg_wb_addr <= id_inst[15:11];
|
||||||
|
else if (id_inst[31:26] == 6'h3)
|
||||||
|
exe_reg_wb_addr <= 5'h1F;
|
||||||
|
else
|
||||||
|
exe_reg_wb_addr <= id_inst[20:16];
|
||||||
|
if (csignals_1 == 2'h1) begin
|
||||||
|
if (id_inst[25:21] == 5'h0)
|
||||||
|
exe_reg_op1_data <= 32'h0;
|
||||||
|
else if (id_inst[25:21] == exe_reg_wb_addr & _id_rt_data_T_2) begin
|
||||||
|
if (_exe_alu_out_T)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_1;
|
||||||
|
else if (_exe_alu_out_T_3)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_4;
|
||||||
|
else if (_exe_alu_out_T_6)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_7;
|
||||||
|
else if (_exe_alu_out_T_8)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_9;
|
||||||
|
else if (_exe_alu_out_T_10)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_11;
|
||||||
|
else if (_exe_alu_out_T_12)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_14[31:0];
|
||||||
|
else if (_exe_alu_out_T_16)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_18;
|
||||||
|
else if (_exe_alu_out_T_19)
|
||||||
|
exe_reg_op1_data <= _exe_alu_out_T_22;
|
||||||
|
else if (_exe_alu_out_T_24)
|
||||||
|
exe_reg_op1_data <= _GEN_0;
|
||||||
|
else if (~_exe_alu_out_T_28)
|
||||||
|
exe_reg_op1_data <= 32'h0;
|
||||||
|
end
|
||||||
|
else if (id_inst[25:21] == mem_reg_wb_addr & _id_rt_data_T_5)
|
||||||
|
exe_reg_op1_data <= mem_wb_data;
|
||||||
|
else if (id_inst[25:21] == wb_reg_wb_addr & _id_rt_data_T_8)
|
||||||
|
exe_reg_op1_data <= wb_reg_wb_data;
|
||||||
|
else
|
||||||
|
exe_reg_op1_data <= _regfile_ext_R1_data;
|
||||||
|
end
|
||||||
|
else if (csignals_1 == 2'h2)
|
||||||
exe_reg_op1_data <= id_reg_pc;
|
exe_reg_op1_data <= id_reg_pc;
|
||||||
else
|
else
|
||||||
exe_reg_op1_data <= 32'h0;
|
exe_reg_op1_data <= 32'h0;
|
||||||
if (_csignals_T_95 == 3'h5)
|
if (csignals_2 == 3'h1) begin
|
||||||
exe_reg_op2_data <= {id_inst[15:0], 16'h0};
|
if (_id_rt_data_T)
|
||||||
else if (_csignals_T_95 == 3'h4)
|
|
||||||
exe_reg_op2_data <= {{4{id_inst[25]}}, id_inst[25:0], 2'h0};
|
|
||||||
else if (_csignals_T_95 == 3'h3 | _csignals_T_95 == 3'h2)
|
|
||||||
exe_reg_op2_data <= {{16{id_inst[15]}}, id_inst[15:0]};
|
|
||||||
else if (_csignals_T_95 != 3'h1 | _id_rs2_data_T)
|
|
||||||
exe_reg_op2_data <= 32'h0;
|
exe_reg_op2_data <= 32'h0;
|
||||||
|
else if (_id_rt_data_T_3) begin
|
||||||
|
if (_exe_alu_out_T)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_1;
|
||||||
|
else if (_exe_alu_out_T_3)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_4;
|
||||||
|
else if (_exe_alu_out_T_6)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_7;
|
||||||
|
else if (_exe_alu_out_T_8)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_9;
|
||||||
|
else if (_exe_alu_out_T_10)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_11;
|
||||||
|
else if (_exe_alu_out_T_12)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_14[31:0];
|
||||||
|
else if (_exe_alu_out_T_16)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_18;
|
||||||
|
else if (_exe_alu_out_T_19)
|
||||||
|
exe_reg_op2_data <= _exe_alu_out_T_22;
|
||||||
|
else if (_exe_alu_out_T_24)
|
||||||
|
exe_reg_op2_data <= _GEN_0;
|
||||||
else
|
else
|
||||||
exe_reg_op2_data <= _id_rs2_data_T_8;
|
exe_reg_op2_data <= _exe_alu_out_T_29;
|
||||||
exe_reg_rs2_data <= _id_rs2_data_T ? 32'h0 : _id_rs2_data_T_8;
|
end
|
||||||
if (_csignals_T_5 | _csignals_T_7)
|
else if (_id_rt_data_T_6)
|
||||||
|
exe_reg_op2_data <= mem_wb_data;
|
||||||
|
else if (_id_rt_data_T_9)
|
||||||
|
exe_reg_op2_data <= wb_reg_wb_data;
|
||||||
|
else
|
||||||
|
exe_reg_op2_data <= _regfile_ext_R0_data;
|
||||||
|
end
|
||||||
|
else if (csignals_2 == 3'h2)
|
||||||
|
exe_reg_op2_data <= id_imm_i_sext;
|
||||||
|
else if (csignals_2 == 3'h4)
|
||||||
|
exe_reg_op2_data <= {4'h0, id_inst[25:0], 2'h0};
|
||||||
|
else
|
||||||
|
exe_reg_op2_data <= 32'h0;
|
||||||
|
exe_reg_rt_data <=
|
||||||
|
_id_rt_data_T
|
||||||
|
? 32'h0
|
||||||
|
: _id_rt_data_T_3
|
||||||
|
? exe_alu_out
|
||||||
|
: _id_rt_data_T_6
|
||||||
|
? mem_wb_data
|
||||||
|
: _id_rt_data_T_9 ? wb_reg_wb_data : _regfile_ext_R0_data;
|
||||||
|
if (_csignals_T_1 | _csignals_T_3 | _csignals_T_5 | _csignals_T_7)
|
||||||
exe_reg_exe_fun <= 5'h1;
|
exe_reg_exe_fun <= 5'h1;
|
||||||
else if (_csignals_T_9)
|
else if (_csignals_T_9)
|
||||||
exe_reg_exe_fun <= 5'h2;
|
exe_reg_exe_fun <= 5'h2;
|
||||||
@@ -244,129 +343,117 @@ module Core(
|
|||||||
else if (_csignals_T_19)
|
else if (_csignals_T_19)
|
||||||
exe_reg_exe_fun <= 5'h4;
|
exe_reg_exe_fun <= 5'h4;
|
||||||
else if (_csignals_T_21)
|
else if (_csignals_T_21)
|
||||||
exe_reg_exe_fun <= 5'h6;
|
|
||||||
else if (_csignals_T_23)
|
|
||||||
exe_reg_exe_fun <= 5'h7;
|
|
||||||
else if (_csignals_T_25)
|
|
||||||
exe_reg_exe_fun <= 5'h8;
|
|
||||||
else if (_csignals_T_27)
|
|
||||||
exe_reg_exe_fun <= 5'h9;
|
exe_reg_exe_fun <= 5'h9;
|
||||||
else if (_csignals_T_29)
|
else if (_csignals_T_23)
|
||||||
exe_reg_exe_fun <= 5'hB;
|
exe_reg_exe_fun <= 5'hB;
|
||||||
else if (_csignals_T_31)
|
else if (_csignals_T_25)
|
||||||
exe_reg_exe_fun <= 5'hC;
|
exe_reg_exe_fun <= 5'hC;
|
||||||
|
else if (_csignals_T_27)
|
||||||
|
exe_reg_exe_fun <= 5'h6;
|
||||||
|
else if (_csignals_T_29)
|
||||||
|
exe_reg_exe_fun <= 5'h7;
|
||||||
|
else if (_csignals_T_31)
|
||||||
|
exe_reg_exe_fun <= 5'h8;
|
||||||
else if (_csignals_T_33)
|
else if (_csignals_T_33)
|
||||||
exe_reg_exe_fun <= 5'h1;
|
exe_reg_exe_fun <= 5'h1;
|
||||||
else if (_csignals_T_35)
|
else if (_csignals_T_35)
|
||||||
exe_reg_exe_fun <= 5'hE;
|
exe_reg_exe_fun <= 5'hD;
|
||||||
else
|
else
|
||||||
exe_reg_exe_fun <= {4'h0, _csignals_T_37};
|
exe_reg_exe_fun <= 5'h0;
|
||||||
exe_reg_mem_wen <= 2'h0;
|
exe_reg_mem_wen <= _csignals_T_1 ? 2'h0 : {1'h0, _csignals_T_3};
|
||||||
if (_csignals_T_5 | _csignals_T_7 | _csignals_T_9 | _csignals_T_11 | _csignals_T_13
|
if (_csignals_T_1) begin
|
||||||
| _csignals_T_15 | _csignals_T_17 | _csignals_T_19 | _csignals_T_21
|
|
||||||
| _csignals_T_23 | _csignals_T_25 | _csignals_T_27) begin
|
|
||||||
exe_reg_rf_wen <= 2'h1;
|
exe_reg_rf_wen <= 2'h1;
|
||||||
exe_reg_wb_sel <= 3'h1;
|
exe_reg_wb_sel <= 3'h2;
|
||||||
end
|
end
|
||||||
else if (_GEN_2) begin
|
else if (_csignals_T_3) begin
|
||||||
exe_reg_rf_wen <= 2'h0;
|
exe_reg_rf_wen <= 2'h0;
|
||||||
exe_reg_wb_sel <= 3'h0;
|
exe_reg_wb_sel <= 3'h0;
|
||||||
end
|
end
|
||||||
else if (_csignals_T_33) begin
|
else if (_GEN_6) begin
|
||||||
exe_reg_rf_wen <= 2'h1;
|
exe_reg_rf_wen <= 2'h1;
|
||||||
exe_reg_wb_sel <= 3'h3;
|
exe_reg_wb_sel <= 3'h1;
|
||||||
end
|
end
|
||||||
else if (_csignals_T_35) begin
|
else if (_GEN_5) begin
|
||||||
exe_reg_rf_wen <= 2'h0;
|
exe_reg_rf_wen <= 2'h0;
|
||||||
exe_reg_wb_sel <= 3'h0;
|
exe_reg_wb_sel <= 3'h0;
|
||||||
end
|
end
|
||||||
else begin
|
else begin
|
||||||
exe_reg_rf_wen <= {1'h0, _csignals_T_37};
|
exe_reg_rf_wen <=
|
||||||
exe_reg_wb_sel <= {2'h0, _csignals_T_37};
|
{1'h0, _csignals_T_27 | _csignals_T_29 | _csignals_T_31 | _csignals_T_33};
|
||||||
|
if (_GEN_3)
|
||||||
|
exe_reg_wb_sel <= 3'h1;
|
||||||
|
else if (_csignals_T_33)
|
||||||
|
exe_reg_wb_sel <= 3'h3;
|
||||||
|
else
|
||||||
|
exe_reg_wb_sel <= 3'h0;
|
||||||
end
|
end
|
||||||
exe_reg_imm_b_sext <= {{16{id_inst[15]}}, id_inst[15:0]};
|
exe_reg_imm_i_sext <= id_imm_i_sext;
|
||||||
mem_reg_pc <= exe_reg_pc;
|
mem_reg_pc <= exe_reg_pc;
|
||||||
mem_reg_wb_addr <= exe_reg_wb_addr;
|
mem_reg_wb_addr <= exe_reg_wb_addr;
|
||||||
mem_reg_alu_out <= exe_alu_out;
|
mem_reg_rt_data <= exe_reg_rt_data;
|
||||||
mem_reg_rs2_data <= exe_reg_rs2_data;
|
mem_reg_mem_wen <= exe_reg_mem_wen;
|
||||||
mem_reg_rf_wen <= exe_reg_rf_wen;
|
mem_reg_rf_wen <= exe_reg_rf_wen;
|
||||||
mem_reg_wb_sel <= exe_reg_wb_sel;
|
mem_reg_wb_sel <= exe_reg_wb_sel;
|
||||||
mem_reg_mem_wen <= exe_reg_mem_wen;
|
mem_reg_alu_out <= exe_alu_out;
|
||||||
wb_reg_wb_addr <= mem_reg_wb_addr;
|
wb_reg_wb_addr <= mem_reg_wb_addr;
|
||||||
wb_reg_rf_wen <= mem_reg_rf_wen;
|
wb_reg_rf_wen <= mem_reg_rf_wen;
|
||||||
wb_reg_wb_data <=
|
wb_reg_wb_data <= mem_wb_data;
|
||||||
mem_reg_wb_sel == 3'h3
|
if (exe_br_flg)
|
||||||
? mem_reg_pc + 32'h4
|
if_reg_pc <= {exe_reg_imm_i_sext[29:0], 2'h0} + exe_reg_pc;
|
||||||
: mem_reg_wb_sel == 3'h2 ? io_dmem_rdata : mem_reg_alu_out;
|
|
||||||
if (reset)
|
|
||||||
if_reg_pc <= 32'h0;
|
|
||||||
else if (exe_br_flg)
|
|
||||||
if_reg_pc <= exe_reg_pc + exe_reg_imm_b_sext;
|
|
||||||
else if (exe_jmp_flg)
|
else if (exe_jmp_flg)
|
||||||
if_reg_pc <= exe_alu_out;
|
if_reg_pc <= exe_alu_out;
|
||||||
else if (~stall_flg)
|
else if (~stall_flg)
|
||||||
if_reg_pc <= if_reg_pc + 32'h4;
|
if_reg_pc <= if_reg_pc + 32'h4;
|
||||||
|
end
|
||||||
end // always @(posedge)
|
end // always @(posedge)
|
||||||
regfile_32x32 regfile_ext (
|
regfile_32x32 regfile_ext (
|
||||||
.R0_addr (id_reg_inst[20:16]),
|
.R0_addr (id_inst[20:16]),
|
||||||
.R0_en (1'h1),
|
.R0_en (1'h1),
|
||||||
.R0_clk (clock),
|
.R0_clk (clock),
|
||||||
.R0_data (_regfile_ext_R0_data),
|
.R0_data (_regfile_ext_R0_data),
|
||||||
.R1_addr (id_reg_inst[25:21]),
|
.R1_addr (id_inst[25:21]),
|
||||||
.R1_en (1'h1),
|
.R1_en (1'h1),
|
||||||
.R1_clk (clock),
|
.R1_clk (clock),
|
||||||
.R1_data (_regfile_ext_R1_data),
|
.R1_data (_regfile_ext_R1_data),
|
||||||
.W0_addr (wb_reg_wb_addr),
|
.W0_addr (wb_reg_wb_addr),
|
||||||
.W0_en (_id_rs2_data_T_5),
|
.W0_en (_id_rt_data_T_8 & (|wb_reg_wb_addr)),
|
||||||
.W0_clk (clock),
|
.W0_clk (clock),
|
||||||
.W0_data (wb_reg_wb_data)
|
.W0_data (wb_reg_wb_data)
|
||||||
);
|
);
|
||||||
assign io_imem_addr = if_reg_pc;
|
assign io_imem_addr = if_reg_pc;
|
||||||
assign io_dmem_addr = mem_reg_alu_out;
|
assign io_dmem_addr = mem_reg_alu_out;
|
||||||
assign io_dmem_wen = mem_reg_mem_wen[0];
|
assign io_dmem_wen = mem_reg_mem_wen[0];
|
||||||
assign io_dmem_wdata = mem_reg_rs2_data;
|
assign io_dmem_wdata = mem_reg_rt_data;
|
||||||
assign io_exit = id_reg_inst == 32'hC0000000;
|
assign io_exit = id_reg_inst == 32'h114514;
|
||||||
endmodule
|
endmodule
|
||||||
|
|
||||||
// VCS coverage exclude_file
|
// VCS coverage exclude_file
|
||||||
module mem_512x32(
|
module mem_64x32(
|
||||||
input [8:0] R0_addr,
|
input [5:0] R0_addr,
|
||||||
input R0_en,
|
input R0_en,
|
||||||
R0_clk,
|
R0_clk,
|
||||||
output [31:0] R0_data,
|
output [31:0] R0_data,
|
||||||
input [8:0] R1_addr,
|
input [5:0] R1_addr,
|
||||||
input R1_en,
|
input R1_en,
|
||||||
R1_clk,
|
R1_clk,
|
||||||
output [31:0] R1_data,
|
output [31:0] R1_data,
|
||||||
input [8:0] W0_addr,
|
input [5:0] W0_addr,
|
||||||
input W0_en,
|
input W0_en,
|
||||||
W0_clk,
|
W0_clk,
|
||||||
input [31:0] W0_data
|
input [31:0] W0_data
|
||||||
);
|
);
|
||||||
|
|
||||||
reg [31:0] Memory[0:511];
|
reg [31:0] Memory[0:63];
|
||||||
reg _R0_en_d0;
|
|
||||||
reg [8:0] _R0_addr_d0;
|
|
||||||
always @(posedge R0_clk) begin
|
|
||||||
_R0_en_d0 <= R0_en;
|
|
||||||
_R0_addr_d0 <= R0_addr;
|
|
||||||
end // always @(posedge)
|
|
||||||
reg _R1_en_d0;
|
|
||||||
reg [8:0] _R1_addr_d0;
|
|
||||||
always @(posedge R1_clk) begin
|
|
||||||
_R1_en_d0 <= R1_en;
|
|
||||||
_R1_addr_d0 <= R1_addr;
|
|
||||||
end // always @(posedge)
|
|
||||||
always @(posedge W0_clk) begin
|
always @(posedge W0_clk) begin
|
||||||
if (W0_en & 1'h1)
|
if (W0_en & 1'h1)
|
||||||
Memory[W0_addr] <= W0_data;
|
Memory[W0_addr] <= W0_data;
|
||||||
end // always @(posedge)
|
end // always @(posedge)
|
||||||
`ifdef ENABLE_INITIAL_MEM_
|
`ifdef ENABLE_INITIAL_MEM_
|
||||||
initial
|
initial
|
||||||
$readmemh("src/hex/mem.hex", Memory);
|
$readmemh("src/hex/mem.dat", Memory);
|
||||||
`endif // ENABLE_INITIAL_MEM_
|
`endif // ENABLE_INITIAL_MEM_
|
||||||
assign R0_data = _R0_en_d0 ? Memory[_R0_addr_d0] : 32'bx;
|
assign R0_data = R0_en ? Memory[R0_addr] : 32'bx;
|
||||||
assign R1_data = _R1_en_d0 ? Memory[_R1_addr_d0] : 32'bx;
|
assign R1_data = R1_en ? Memory[R1_addr] : 32'bx;
|
||||||
endmodule
|
endmodule
|
||||||
|
|
||||||
module Memory(
|
module Memory(
|
||||||
@@ -379,16 +466,16 @@ module Memory(
|
|||||||
input [31:0] io_dmem_wdata
|
input [31:0] io_dmem_wdata
|
||||||
);
|
);
|
||||||
|
|
||||||
mem_512x32 mem_ext (
|
mem_64x32 mem_ext (
|
||||||
.R0_addr (io_imem_addr[10:2]),
|
.R0_addr (io_imem_addr[7:2]),
|
||||||
.R0_en (1'h1),
|
.R0_en (1'h1),
|
||||||
.R0_clk (clock),
|
.R0_clk (clock),
|
||||||
.R0_data (io_imem_inst),
|
.R0_data (io_imem_inst),
|
||||||
.R1_addr (io_dmem_addr[10:2]),
|
.R1_addr (io_dmem_addr[7:2]),
|
||||||
.R1_en (1'h1),
|
.R1_en (1'h1),
|
||||||
.R1_clk (clock),
|
.R1_clk (clock),
|
||||||
.R1_data (io_dmem_rdata),
|
.R1_data (io_dmem_rdata),
|
||||||
.W0_addr (io_dmem_addr[10:2]),
|
.W0_addr (io_dmem_addr[7:2]),
|
||||||
.W0_en (io_dmem_wen),
|
.W0_en (io_dmem_wen),
|
||||||
.W0_clk (clock),
|
.W0_clk (clock),
|
||||||
.W0_data (io_dmem_wdata)
|
.W0_data (io_dmem_wdata)
|
||||||
|
|||||||
@@ -1,8 +0,0 @@
|
|||||||
// format: off
|
|
||||||
// DO NOT EDIT! This file is auto-generated.
|
|
||||||
|
|
||||||
// This file enables sbt-bloop to create bloop config files.
|
|
||||||
|
|
||||||
addSbtPlugin("ch.epfl.scala" % "sbt-bloop" % "2.0.6")
|
|
||||||
|
|
||||||
// format: on
|
|
||||||
@@ -1,8 +0,0 @@
|
|||||||
// format: off
|
|
||||||
// DO NOT EDIT! This file is auto-generated.
|
|
||||||
|
|
||||||
// This file enables sbt-bloop to create bloop config files.
|
|
||||||
|
|
||||||
addSbtPlugin("ch.epfl.scala" % "sbt-bloop" % "2.0.6")
|
|
||||||
|
|
||||||
// format: on
|
|
||||||
@@ -1 +0,0 @@
|
|||||||
sbt.internal.DslEntry
|
|
||||||
@@ -1 +0,0 @@
|
|||||||
sbt.internal.DslEntry
|
|
||||||
@@ -1 +0,0 @@
|
|||||||
[[{},{}],{}]
|
|
||||||
@@ -1 +0,0 @@
|
|||||||
-1633561639
|
|
||||||
File diff suppressed because one or more lines are too long
@@ -1 +0,0 @@
|
|||||||
644413116
|
|
||||||
@@ -1 +0,0 @@
|
|||||||
{"{\"organization\":\"org.scala-lang\",\"name\":\"scala-library\",\"revision\":\"2.12.18\",\"configurations\":\"provided\",\"isChanging\":false,\"isTransitive\":true,\"isForce\":false,\"explicitArtifacts\":[],\"inclusions\":[],\"exclusions\":[],\"extraAttributes\":{},\"crossVersion\":{\"type\":\"Disabled\"}}":{"value":{"$fields":["path","range"],"path":"/run/media/gh0s7/Data/project/ddca2024/micore/project/project/project/metals.sbt","range":{"$fields":["start","end"],"start":6,"end":7}},"type":"RangePosition"},"{\"organization\":\"ch.epfl.scala\",\"name\":\"sbt-bloop\",\"revision\":\"2.0.6\",\"isChanging\":false,\"isTransitive\":true,\"isForce\":false,\"explicitArtifacts\":[],\"inclusions\":[],\"exclusions\":[],\"extraAttributes\":{\"e:sbtVersion\":\"1.0\",\"e:scalaVersion\":\"2.12\"},\"crossVersion\":{\"type\":\"Disabled\"}}":{"value":{"$fields":["path","range"],"path":"/run/media/gh0s7/Data/project/ddca2024/micore/project/project/project/metals.sbt","range":{"$fields":["start","end"],"start":6,"end":7}},"type":"RangePosition"}}
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@@ -1,8 +0,0 @@
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|||||||
[0m[[0m[33mwarn[0m] [0m[0msbt-bloop_2.12_1.0-2.0.6.jar no longer exists at /home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/ch/epfl/scala/sbt-bloop_2.12_1.0/2.0.6/sbt-bloop_2.12_1.0-2.0.6.jar[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0mnot up to date. inChanged = false, force = false[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0mUpdating ProjectRef(uri("file:/home/gh0s7/nfs/project/micore/project/project/project/"), "micore-build-build-build")...[0m
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[0m[[0m[0minfo[0m] [0m[0mUpdating [0m
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[0m[[0m[0minfo[0m] [0m[0mResolved dependencies[0m
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||||||
[0m[[0m[0minfo[0m] [0m[0mFetching artifacts of [0m
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||||||
[0m[[0m[0minfo[0m] [0m[0mFetched artifacts of [0m
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[0m[[0m[0mdebug[0m] [0m[0mDone updating ProjectRef(uri("file:/home/gh0s7/nfs/project/micore/project/project/project/"), "micore-build-build-build")[0m
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@@ -1 +0,0 @@
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|||||||
["sbt.Task[scala.collection.Seq[java.nio.file.Path]]",["/run/media/gh0s7/Data/project/ddca2024/micore/project/project/project/target/scala-2.12/sbt-1.0/zinc/inc_compile_2.12.zip"]]
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@@ -1 +0,0 @@
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[]
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@@ -1,6 +0,0 @@
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[0m[[0m[0mdebug[0m] [0m[0m[zinc] IncrementalCompile -----------[0m
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[0m[[0m[0mdebug[0m] [0m[0mIncrementalCompile.incrementalCompile[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0mprevious = Stamps for: 0 products, 0 sources, 0 libraries[0m
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[0m[[0m[0mdebug[0m] [0m[0mcurrent source = Set()[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0m> initialChanges = InitialChanges(Changes(added = Set(), removed = Set(), changed = Set(), unmodified = ...),Set(),Set(),API Changes: Set())[0m
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[0m[[0m[0mdebug[0m] [0m[0mFull compilation, no sources in previous analysis.[0m
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@@ -1,2 +0,0 @@
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[0m[[0m[0mdebug[0m] [0m[0mCopy resource mappings: [0m
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[0m[[0m[0mdebug[0m] [0m[0m [0m
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File diff suppressed because one or more lines are too long
@@ -1 +0,0 @@
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/run/media/gh0s7/Data/project/ddca2024/micore/project/project/project/target/scala-2.12/sbt-1.0/classes
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File diff suppressed because one or more lines are too long
@@ -1,5 +0,0 @@
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|||||||
[0m[[0m[0mdebug[0m] [0m[0mCreated transactional ClassFileManager with tempDir = /run/media/gh0s7/Data/project/ddca2024/micore/project/project/project/target/scala-2.12/sbt-1.0/classes.bak[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0mAbout to delete class files:[0m
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[0m[[0m[0mdebug[0m] [0m[0mWe backup class files:[0m
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[0m[[0m[0mdebug[0m] [0m[0mCreated transactional ClassFileManager with tempDir = /run/media/gh0s7/Data/project/ddca2024/micore/project/project/project/target/scala-2.12/sbt-1.0/classes.bak[0m
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|
||||||
[0m[[0m[0mdebug[0m] [0m[0mRemoving the temporary directory used for backing up class files: /run/media/gh0s7/Data/project/ddca2024/micore/project/project/project/target/scala-2.12/sbt-1.0/classes.bak[0m
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@@ -1 +0,0 @@
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File diff suppressed because one or more lines are too long
@@ -1 +0,0 @@
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@@ -1 +0,0 @@
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File diff suppressed because one or more lines are too long
@@ -1 +0,0 @@
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/run/media/gh0s7/Data/project/ddca2024/micore/project/project/project/target/scala-2.12/sbt-1.0/classes
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File diff suppressed because one or more lines are too long
File diff suppressed because one or more lines are too long
@@ -1 +0,0 @@
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|||||||
/run/media/gh0s7/Data/project/ddca2024/micore/project/project/project/target/scala-2.12/sbt-1.0/classes
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File diff suppressed because one or more lines are too long
@@ -1 +0,0 @@
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@@ -1 +0,0 @@
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@@ -1 +0,0 @@
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sbt.internal.DslEntry
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@@ -1 +0,0 @@
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sbt.internal.DslEntry
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@@ -1 +0,0 @@
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[[{},{}],{}]
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@@ -1 +0,0 @@
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-756073079
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File diff suppressed because one or more lines are too long
@@ -1 +0,0 @@
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644413116
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@@ -1 +0,0 @@
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{"{\"organization\":\"org.scala-lang\",\"name\":\"scala-library\",\"revision\":\"2.12.18\",\"configurations\":\"provided\",\"isChanging\":false,\"isTransitive\":true,\"isForce\":false,\"explicitArtifacts\":[],\"inclusions\":[],\"exclusions\":[],\"extraAttributes\":{},\"crossVersion\":{\"type\":\"Disabled\"}}":{"value":{"$fields":["path","range"],"path":"/run/media/gh0s7/Data/project/ddca2024/micore/project/project/metals.sbt","range":{"$fields":["start","end"],"start":6,"end":7}},"type":"RangePosition"},"{\"organization\":\"ch.epfl.scala\",\"name\":\"sbt-bloop\",\"revision\":\"2.0.6\",\"isChanging\":false,\"isTransitive\":true,\"isForce\":false,\"explicitArtifacts\":[],\"inclusions\":[],\"exclusions\":[],\"extraAttributes\":{\"e:sbtVersion\":\"1.0\",\"e:scalaVersion\":\"2.12\"},\"crossVersion\":{\"type\":\"Disabled\"}}":{"value":{"$fields":["path","range"],"path":"/run/media/gh0s7/Data/project/ddca2024/micore/project/project/metals.sbt","range":{"$fields":["start","end"],"start":6,"end":7}},"type":"RangePosition"}}
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@@ -1,3 +0,0 @@
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[0m[[0m[0mdebug[0m] [0m[0mnot up to date. inChanged = true, force = false[0m
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[0m[[0m[0mdebug[0m] [0m[0mUpdating ProjectRef(uri("file:/home/gh0s7/project/ddca/micore/project/project/"), "micore-build-build")...[0m
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[0m[[0m[0mdebug[0m] [0m[0mDone updating ProjectRef(uri("file:/home/gh0s7/project/ddca/micore/project/project/"), "micore-build-build")[0m
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@@ -1,6 +0,0 @@
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|||||||
[0m[[0m[33mwarn[0m] [0m[0msbt-bloop_2.12_1.0-2.0.6-sources.jar no longer exists at /home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/ch/epfl/scala/sbt-bloop_2.12_1.0/2.0.6/sbt-bloop_2.12_1.0-2.0.6-sources.jar[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0mnot up to date. inChanged = false, force = false[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0mUpdating ProjectRef(uri("file:/home/gh0s7/nfs/project/micore/project/project/"), "micore-build-build")...[0m
|
|
||||||
[0m[[0m[0minfo[0m] [0m[0mFetching artifacts of [0m
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||||||
[0m[[0m[0minfo[0m] [0m[0mFetched artifacts of [0m
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|
||||||
[0m[[0m[0mdebug[0m] [0m[0mDone updating ProjectRef(uri("file:/home/gh0s7/nfs/project/micore/project/project/"), "micore-build-build")[0m
|
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@@ -1 +0,0 @@
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1606726032
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File diff suppressed because one or more lines are too long
@@ -1,2 +0,0 @@
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[0m[[0m[0mdebug[0m] [0m[0mOther repositories:[0m
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[0m[[0m[0mdebug[0m] [0m[0mDefault repositories:[0m
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@@ -1 +0,0 @@
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["sbt.Task[scala.collection.Seq[java.nio.file.Path]]",["/run/media/gh0s7/Data/project/ddca2024/micore/project/project/target/scala-2.12/sbt-1.0/zinc/inc_compile_2.12.zip"]]
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@@ -1 +0,0 @@
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[]
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@@ -1,4 +0,0 @@
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[0m[[0m[0mdebug[0m] [0m[0m[micore-build-build] Classpath dependencies List()[0m
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[0m[[0m[0mdebug[0m] [0m[0m[micore-build-build] Dependencies from configurations List()[0m
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[0m[[0m[0mdebug[0m] [0m[0mBloop wrote the configuration of project 'micore-build-build' to '/run/media/gh0s7/Data/project/ddca2024/micore/project/project/.bloop/micore-build-build.json'[0m
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||||||
[0m[[0m[32msuccess[0m] [0m[0mGenerated .bloop/micore-build-build.json[0m
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@@ -1 +0,0 @@
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[0m[[0m[0mdebug[0m] [0m[0mRunning postGenerate for micore-build-build[0m
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@@ -1,6 +0,0 @@
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|||||||
[0m[[0m[0mdebug[0m] [0m[0m[zinc] IncrementalCompile -----------[0m
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[0m[[0m[0mdebug[0m] [0m[0mIncrementalCompile.incrementalCompile[0m
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[0m[[0m[0mdebug[0m] [0m[0mprevious = Stamps for: 0 products, 0 sources, 0 libraries[0m
|
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[0m[[0m[0mdebug[0m] [0m[0mcurrent source = Set()[0m
|
|
||||||
[0m[[0m[0mdebug[0m] [0m[0m> initialChanges = InitialChanges(Changes(added = Set(), removed = Set(), changed = Set(), unmodified = ...),Set(),Set(),API Changes: Set())[0m
|
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||||||
[0m[[0m[0mdebug[0m] [0m[0mFull compilation, no sources in previous analysis.[0m
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@@ -1,2 +0,0 @@
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|||||||
[0m[[0m[0mdebug[0m] [0m[0mCopy resource mappings: [0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0m [0m
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File diff suppressed because one or more lines are too long
@@ -1 +0,0 @@
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|||||||
/run/media/gh0s7/Data/project/ddca2024/micore/project/project/target/scala-2.12/sbt-1.0/classes
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File diff suppressed because one or more lines are too long
@@ -1,5 +0,0 @@
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|||||||
[0m[[0m[0mdebug[0m] [0m[0mCreated transactional ClassFileManager with tempDir = /run/media/gh0s7/Data/project/ddca2024/micore/project/project/target/scala-2.12/sbt-1.0/classes.bak[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0mAbout to delete class files:[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0mWe backup class files:[0m
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[0m[[0m[0mdebug[0m] [0m[0mCreated transactional ClassFileManager with tempDir = /run/media/gh0s7/Data/project/ddca2024/micore/project/project/target/scala-2.12/sbt-1.0/classes.bak[0m
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||||||
[0m[[0m[0mdebug[0m] [0m[0mRemoving the temporary directory used for backing up class files: /run/media/gh0s7/Data/project/ddca2024/micore/project/project/target/scala-2.12/sbt-1.0/classes.bak[0m
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@@ -1 +0,0 @@
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File diff suppressed because one or more lines are too long
@@ -1 +0,0 @@
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@@ -1 +0,0 @@
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@@ -1 +0,0 @@
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/run/media/gh0s7/Data/project/ddca2024/micore/project/project/target/scala-2.12/sbt-1.0/classes:/home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/ch/epfl/scala/sbt-bloop_2.12_1.0/2.0.6/sbt-bloop_2.12_1.0-2.0.6.jar:/home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/ch/epfl/scala/bloop-config_2.12/2.1.0/bloop-config_2.12-2.1.0.jar:/home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/com/github/plokhotnyuk/jsoniter-scala/jsoniter-scala-core_2.12/2.30.14/jsoniter-scala-core_2.12-2.30.14.jar:/home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/com/lihaoyi/unroll-annotation_2.12/0.1.12/unroll-annotation_2.12-0.1.12.jar:/home/gh0s7/.sbt/boot/scala-2.12.18/lib/scala-library.jar
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@@ -1 +0,0 @@
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/run/media/gh0s7/Data/project/ddca2024/micore/project/project/target/scala-2.12/sbt-1.0/classes
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@@ -1 +0,0 @@
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/home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/ch/epfl/scala/sbt-bloop_2.12_1.0/2.0.6/sbt-bloop_2.12_1.0-2.0.6.jar:/home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/ch/epfl/scala/bloop-config_2.12/2.1.0/bloop-config_2.12-2.1.0.jar:/home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/com/github/plokhotnyuk/jsoniter-scala/jsoniter-scala-core_2.12/2.30.14/jsoniter-scala-core_2.12-2.30.14.jar:/home/gh0s7/.cache/coursier/v1/https/repo1.maven.org/maven2/com/lihaoyi/unroll-annotation_2.12/0.1.12/unroll-annotation_2.12-0.1.12.jar:/home/gh0s7/.sbt/boot/scala-2.12.18/lib/scala-library.jar
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Some files were not shown because too many files have changed in this diff Show More
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